Quartus II设计程序计数器PC、由PC产生ROM的地址（含仿真）

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VIP免费原创最新推荐文章于 2026-10-12 15:40:25 发布 1.8k 阅读 AI 写同款· GEO 优化 ›

Quartus Prime设计八位计数器 在每个时钟“clk”的上升沿时，计数器开始自动从“00000000”增加到“11111111”，当计数器遇到复位信号“rst”为高电平时，计数器会自动清零，计数器即会变成“00000000”，然后又重新开始计数。阅读详情

一、程序计数器PC

1. 设计程序计数器PC

2. 仿真

二、PC后端连接一个ROM，由PC来产生ROM的地址

1. 参考电路图

2. 设计PC后端连接ROM

3. 仿真

近来有空闲，把前几个学期做的实验上传上来。如有错误的地方欢迎大佬批评指正，有更好的方法也期待您的分享~

一、程序计数器PC

1. 设计程序计数器PC

运用宏功能模块lpm_counter设计程序计数器PC，连线。

2. 仿真

每来一个clock，程序计数器PC自加1，比如开始是5，在上升沿的时候跳变加1。

当遇到分支程序的时候，JMP_address给PC赋值，SET_pc告诉PC这个时候要重新赋值，让P

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从仿真到上板：手把手教你用Vivado/Quartus验证Verilog计数器（附常见错误排查）本文详细介绍了使用Vivado和Quartus进行Verilog计数器从仿真到上板的全流程实战指南。通过4位计数器和同步置数计数器案例，涵盖工程创建、仿真验证、综合实现及上板调试等关键步骤，特别针对常见错误提供排查策略，帮助开发者快速掌握FPGA开发技巧。阅读详情

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