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RSS订阅原创 FPGA-verilog赋值
module语句中常用非阻塞赋值，边沿触发时刻生效，写入读取需要时间，所以延一拍。特点：并行，语句结束赋值。避免使用阻塞赋值，有几率竞争冒险。wire型写入读取需要时间，所以延一拍。变量通常为输入输出变量，赋值方式一般为assign，无延迟，可编程逻辑门立即赋值，不受clk影响。初始化变量常用阻塞赋值，仿真时间0时刻立即生效，特点：串行，立即赋值。直接给数字，可以放心用，不存在竞争冒险。reg型变量通常为函数中间变量，赋值方式分为阻塞赋值与非阻塞赋值。
2025-03-13 19:41:42
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原创 谐振控制器的等效输出阻抗阻感性分析
然而其附近区域相角却是相对稳定，根据下垂特性曲线w=w*-mP可知，w基本上是一个小于w*且在w*附近的值，于是谐振环节的中心频率可以采样功率环中下垂控制生成的w,此时系统在基频段有一个稳定的裕度但是相位为270°，明显不能应用于下垂控制推导的化简公式，只有当m值比正常值高一个数量级时，才会有明显的下垂特性，因此需要想办法使这个有稳定裕度的频段相角为90°。当然，如果m值也是正常值，也会和电压一样短暂的下垂后又迅速调整，这证明了上面的理论。2.在环路中加入高通滤波器。
2024-05-11 18:05:11
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原创 在pr控制双闭环中，为什么电压外环的输出(Iref)能直接作为电流内环的期望值？(交流环境，并从时域的角度出发)
第二个阶段：Vo成功跟随Vref，这种情况下理想的结果是IL稳定跟随Iref，但是由于Verror 逐渐减小为0，Iref也会减小为0，导致Ierror小于0并减小，pwm减小，Vo减小，于是Verror开始大于0并增加，Iref增加……就是这张图一直卡着我，我想不通为什么这么大而且非周期的Verror在r环节后变成了一个周期信号（红色的信号不过幅值太小了看不清楚），并且就那么巧是电感电流的期望值------最后想明白了，频域相乘时域卷积，我给它时域图像乘起来了，肯定想不通。
2024-05-05 01:55:27
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原创 对称分量法正序列分量分解
下图文献中的abc三相用三相的正序分量表示，其矩阵与所学的完全不一样，也无法通过行列式变换得到，文献没有办法往下看了。
2024-05-03 16:06:10
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原创 PPL锁相环中abc-dq（旋转坐标系）转换模块搭建
d轴Matlab函数：2/3*(u(1)*u(4)+u(2)*(-1/2*u(4)+sqrt(3)/2*u(5))+u(3)*(-1/2*u(4)-sqrt(3)/2*u(5)))q轴Matlab函数：2/3*(-u(1)*u(5)+u(2)*(1/2*u(5)+sqrt(3)/2*u(4))+u(3)*(1/2*u(5)-sqrt(3)/2*u(4)))其中qd函数的输入有5个：三相电网电压u(1)、u(2)、u(3)和输出电压的余弦和正弦u(4)、u(5)。结果与模块无差，但是运行速度较慢。
2024-05-03 13:11:26
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原创 反激式开关电源电路的测试记录（一）
下图是PN8145交直流转换芯片的典型应用，AC-DC整流电路图借鉴下面的电路图左边部分，几乎没有改动。设计指标如下：1.交流电压输入范围：0-220V/50Hz;2.开关频率：PN8145稳定工作状态下开关频率为60kHz3.输出电压：主绕组 24V;辅助绕组6V；（由于经验不足，其他参数尚未考虑周到；实际电路连接暂无）
2024-03-20 10:42:37
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原创 自我与本我
当我们意识到欲望可以得到满足，只是它不是即时的，是一种延迟的满足，那这种欲望是现实的、是理性的。我要完成我的毕业论文；我想要完美的身材……我们想要即时的快乐，想要立刻、马上得到满足，这来自于原始的欲望，野兽一般的本能，例如：饿了要吃饭，困了要睡觉；但是我们不能立刻得到结果，我们需要控制欲望，要努力学习，要控制饮食，要忍受痛苦，直至触碰到了延迟的节点，便脱胎换骨，一切得到升华。这些都是无意识的动作，仿佛记事前的婴儿，精神世界空空如也。长此以往，便在停滞不前中焦虑急躁，在逃避中陷入自我否定的漩涡。
2024-03-11 05:00:34
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原创 关于PN结耗尽层的思考
在之前对模电的学习中，我曾经简单的将认为是一堵阻止电子流动的静止的墙，这让我对元器件的了解仅限于它的用途，每次看到半导体元器件的问题总是一知半解，产生很多令人烦躁的问题。根基不稳，上面的事物也会摇晃不定，要啃掉这个硬骨头。
2023-08-20 04:39:37
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空空如也
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