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RSS订阅原创 关于释放时间与缓冲时间
指定开始计算体运动之前的时间。最好留出一些时间来初始化流体流。秒数取决于所使用的时间模型和网格尺寸。在非稳态模型中，典型的范围为 10 到 50 个时间步。如果时间步长为 0.01 秒，则 50 个时间步总计为 0.5 秒。通过减少振荡提高求解的稳定性。在释放时，力和力矩将施加于体，并且可能会产生冲击效应。应用缓冲时间时，会在整个间隔内按比例施加力和力矩，从而减少冲击效应。此属性的值通常为释放时间的 10 倍。“释放时间：不动等流场稳定；缓冲时间：缓慢加速，等到缓冲时间结束后达到设定的速度”
2025-04-14 15:22:18
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原创 PyQT小笔记
QButtonGroup(self)--创建按钮群组。.addItems(list)--添加多个选项。.stateChanged--复选框状态改变。.addItem(str)--添加一个选项。self.sender()--返回信号源。.setChecked--设置默认状态。QRadioButton--单选按钮。.text()--返回信号源文本。QLabel()--创建文本对象。addWidget--添加控件。addLayout--添加布局。QCheckBox--复选框。addRow--添加行。
2024-09-19 12:27:58
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原创 StarCCM+踩坑（Failed to cut hole in region “tank“. This might be due to an overlapping of overset reg）
原因是两个独立的截面同为出口或入口，本人将两个互相垂直的截面均设为“速度入口”时报错，改为避免就行了。初始化运行时报错“Failed to cut hole in region "tank".
2023-12-13 00:01:25
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原创 FPGA实验笔记_Vivado:DDS信号发生器；数码管；基于DHT11的温湿度传感器
学生所做项目总结，有需自取。2023.6.17第一次补充
2023-06-16 14:53:50
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原创 Vivado程序设计-仿真流程
学生自用课程总结，2023.5.28第一次补充;2023.6.1第二次补充;2023.6.17第三次补充；
2023-05-06 21:10:44
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原创 Verilog HDL 语言基础
学生自用复习资料2023.5月修改前1、2次。2023.6.17第三次修改。前言Verilog HDL语言最初是在1983年，由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。由于该公司的模拟、仿真器软件应用比较广泛，因此Verilog HDL因为其实用性为越来越多的设计者所青睐。1990年，在一次努力增加语言普及性的活动中，Verilog HDL语言于被推向公众领域。Open Verilog Inter
2023-04-28 17:57:01
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空空如也
空空如也
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