m0_66360845的博客

网上很多人介绍verilog语法中的阻塞赋值和非阻塞赋值几乎都是基于设计module介绍的，很少从testbench仿真介绍。笔者在仿真的时候，尤记得老师说过仿真时用=和<=没区别，但其实区别很大，如果仿真时不加以区分，单独仿真小模块对但将小模块加入整个工程仿真不对的BUG就可能是仿真用错了赋值。本文将以一个具体的实例介绍testbench中的阻塞赋值和非阻塞赋值。

在Xilinx FPGA 架构中，CLB（Configurable Logic Block，可配置逻辑块）作为最基本的逻辑单元，是实现复杂逻辑功能的核心。CLB 的主要组成包括查找表（LUT）和触发器（Flip-Flop, 简称 FF），它们协同工作，实现组合逻辑与时序逻辑的有效结合。理解 LUT 和 FF 的工作原理及其在 CLB 中的组织方式，对于优化逻辑资源使用、提高设计性能具有重要意义。本文将深入介绍 Xilinx CLB 中 LUT 与 FF 的结构特点、作用机制以及它们在实际设计中的应用策略。

在FPGA上实现算法时，相比MATLAB实现往往需要更长的开发周期，且调试过程更为复杂。因此，可以先用MATLAB对基于FPGA的定点和浮点运算的算法进行仿真验证，只要仿真结果正确，在FPGA上实现时通常只需解决资源和时序问题即可。笔者在仿真算法时，需要模拟一个定点转浮点的IP核功能，为此专门编写了MATLAB定点转浮点转换函数。

本文介绍了怎么在MATLAB中使用单精度浮点数进行运算，另外还将MATLAB单精度浮点数运算的结果和VIVADO浮点数IP核运算的结果作了对比，会发现二者结果是吻合的。最后还介绍了怎么在MATLAB中进行定点运算的仿真，也将其和VIVADO仿真的结果进行了对比，二者也是吻合的。

本文将详细介绍FPGA同步复位、异步复位、异步复位同步释放，并用实际的例子在VIVADO上面完成这三种复位的仿真，仿真包括行为仿真、综合后功能仿真、综合后时序仿真、实现后功能仿真、实现后时序仿真五种仿真。同时也将给出RTL、综合、实现后的电路图。仿真和电路图可以帮助我们彻底搞清楚这三种复位。最后的总结给出了几点结论，对设计可以起到一定的指导作用。

本文介绍Quartus18.1标准版的下载安装以及联合Modelsim使用，每一个操作步骤都有图片或者文字说明，确保学会Quartus18.1标准版的下载安装以及联合Modelsim使用。按照本文操作步骤进行安装，可一直使用该软件，无时间限制。

在数字信号处理、通信系统以及其他嵌入式应用中，复数运算是不可或缺的基础。Vivado设计套件作为Xilinx公司的一款强大工具，提供了丰富的IP核，其中复数乘法器（Complex Multiplier）是实现高效复数运算的重要组件。本文将说明Vivado IP核中的定点复数乘法器（Complex Multiplier）的使用方法，介绍该IP核的配置选项，并编写verilog代码测试了该IP核的累加功能。

在现代数字信号处理和通信系统中，对数据进行快速而精确的累加操作是至关重要的。Vivado Accumulator IP核提供了一种灵活、可配置的硬件累加方案，用于在FPGA上实现数据的累加法（也可以配置为累减）操作。本文详细介绍了IP核配置选项，并编写verilog代码测试了该IP核的累加功能。

VIVADO中编写完程序上板测试时经常会用到viavdo自带的ILA逻辑分析仪IP核，在ILAIP核的产品手册中，明确说明采样时钟必须为永不停息的时钟，也就是只能是系统时钟或PLL、MMCM分频倍频出来的时钟，用户通过时序逻辑分频的时钟是无法使用的，这就造成了在采样深度有限情况下无法完整采集频率较低的数据，使用起来不方便，本文章介绍ILA的进阶使用，结合VIOIP可以任意改变ILA的采样频率且不会增加任何额外的资源

在系统设计中，利用FIFO（first in first out）进行数据处理是再普遍不过的应用了，使用FIFO实现不同域时钟的数据同步，总线位宽调整，数据缓存等。本文以xilinx vivado中的FIFO IP 核为例，详细介绍其配置步骤，并给出详细的仿真，本文包含同步和异步（不同时钟）FIFO的详细使用步骤。

vivado里的LUT、LUTRAM、FF、BRAM、DSP、IO、BUFG、MMCM资源介绍

利用givens旋转可以把一个矩阵分解为一个正交矩阵和一个三角矩阵，在FPGA中要想实现矩阵的上述分解操作，需要用到的就是cordic IP核当中的rotate和translate模式。本文将结合官方的cordic数据手册和自身使用经历详细介绍cordic IP核当中的rotate和translate模式的使用方法。

某个周一晚上和队友搞那个正弦波的coe文件搞到了12点多，在网上也没找到合适的，于是下定决心自己写一个，在此记录一下，顺带发了个生成爱心波和浮点数的coe文件。本文用matlab生成正弦波、爱心波以及单精度浮点数转二进制的coe文件（存储深度与数据位宽可调）。

在FPGA中，常常都会设计到浮点数的累加，单纯的两个两个的相加会占用大量的时钟周期，无意中发现xilinx提供的Floating-point IP核具有累加功能，那这就非常方便了，可以节约大量的时钟周期。以上就是今天要讲的内容，本文仅仅简单介绍了如何利用IP核快速实现复数浮点数累加的基本操作。

现实中很多算法本身就包含开方运算，硬件实现中很多时候也会涉及到开方运算，本次较为详细的介绍用cordic算法实现开方运算的基本原理以及如何使用xilinx公司提供的cordic IP核来完成无符号小数开方运算。

随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA）的集成度越来越高，应用也越来越广，其中在对数字信号进行处理时必然要用到一些数学处理类的IP核。最近正在研究空域自适应抗干扰技术研究的FPGA硬件实现，其中不免要用到一些IP核，今天就从浮点数开方出发简单介绍一下vivado当中的Floating-point这个IP核吧，希望对各位的学习能起到一定的帮助作用。...

本次介绍vivado中RAM（BlockMemeryGenerator）IP核的使用，希望对大家有所帮助。

随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA）的集成度越来越高，应用也越来越广，其中在对数字信号进行处理时必然要用到一些数学处理类的IP核。最近正在研究空域自适应抗干扰技术研究的FPGA硬件实现，其中不免要用到一些IP核，今天介绍如何运用vivado当中的Floating-point这个IP核实现复数浮点数除法，希望对各位的学习能起到一定的帮助作用。...

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