block design 报时钟域错误[BD 41-237]

[BD 41-237]BUS interface property CLK_DOMIN does not match between axi_clk and  processing_system7_0_FCLK_CLK0\n\n已经检查过axi端口的时钟也是100m，尝试将连线删除，自动连线，未解决。后面发现自动连线时时钟大小要选成100m，自动连线时默认200m,改完后解决。