基于DE1 SOC FPGA开发板的数字时钟的制作
数字电子钟的原理石英晶体振荡器和分频器组成标准秒发生电路。石英晶体振荡器的振荡频率为50MHz,经分频后,输出脉冲的频率为1Hz,即周期为1s,即标准秒脉冲。得到新的脉冲周期为1s,再将新的脉冲作为时分秒计数的激励信号,这样每计一个数所需时间就是1s。
我们先制作一个模为60的计数器,仿真输出分频后的脉冲及计数变量,观察是否正确,最后上板子看显示结果是否符合预期。然后在设计时分秒的进位,仿真,用六位数码管显示。显示正确之后再加按键控制,具有整点报时及24s倒计时等功能。
50mhz分频为1s:产生新的时
原创
2022-04-09 18:17:09 ·
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