- 博客(10)
- 收藏
- 关注
RSS订阅原创 基于FPGA的74HC595芯片通用化模块设计（2）代码部分
P_ST_IDLE为初始状态，直接跳转到P_ST_START启动状态。因为SRCLR的低电平时间有要求，所以加个r_clr_cnt计数器，计数到3在跳转到P_ST_TRANS传输状态。在P_ST_TRANS传输状态时，只要r_cnt_bit串行数据计数器计数到指定位数就会跳转到P_ST_END结束状态然后再回到初始状态。FIFO的写使能（w_fifo_wr_en）为两次输入数据不同才写入。w_fifo_rd_en读使能我是放在状态机为P_ST_CLR状态开始读。最后根据状态机来控制几个输出信号。
2025-10-14 14:51:36
222
原创 基于紫光FPGA驱动ADS131A04调试总结_基于SPI协议的异步中断模式（三）
SPI（Serial Peripheral Interface，串行外围设备接口）通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、Flash、RTC（实时时钟）、ADC（数模转换器）、DSP（数字信号处理器）以及数字信号解码器上，是常用的也是较为重要的通讯协议之一。SPI 通讯协议的优点是支持全双工通信，通讯方式较为简单，且相对数据传输速率较快；
2025-09-11 15:09:00
1310
原创 基于紫光FPGA驱动ADS131A04调试总结_利用排序算法求极值（代码部分）（二）
【代码】基于紫光FPGA驱动ADS131A04调试总结_利用排序算法求极值（代码部分）（二）
2025-09-10 15:56:11
120
原创 基于紫光FPGA驱动ADS131A04调试总结_利用排序算法求极值（二）
本文介绍了基于ADS131A04高性能Δ-Σ型ADC的极值检测系统设计。该系统通过过采样技术（OSR可选32或48）实现高精度数据采集，利用冒泡排序算法对2048个采样点进行极值提取，并通过FIFO存储100组极值数据。文章详细阐述了Verilog实现方案，包括状态机设计、FIFO读写控制以及极值比较逻辑。经实测验证，OSR=48时系统线性度和噪声性能优于OSR=32。该设计为验证ADC性能提供了有效方法，开发者可根据需求优化代码。
2025-09-10 11:58:37
1078
原创 基于紫光FPGA驱动ADS131A04调试总结（一）
ADS131A04是德州仪器 (Texas Instruments, TI) 推出的一款高性能、多通道、同步采样的24位 Δ-Σ (Delta-Sigma) 模数转换器 (ADC)。它专为需要高精度、高共模抑制能力和高集成度的应用而设计。这里使用他主要是因为它具有4个差分输入通道，可以同时连接4个差分信号源。如下图所示，为ADS13A04的简化框图。硬件电路设计因项目而异，我们这只管驱动部分。从数据手册Page1得知，它具有三种模式：同步从接口模式、异步中断模式和同步主模式。
2025-09-09 15:57:46
1772
2
原创 FPGA纯Verilog设计LCT2380-24ADC驱动
在转换状态下以100MHZ时钟计数+1，在计数器达到规定时间的时候再清零(405/5=81),也就是说最多计数到81，r_cnv_cnt才会清零，可以通过P_TCONV_CNT参数来设置具体周期。当然，上述状态机转换是我们人为控制的，当你成功驱动ADC芯片，它会输出BUSY信号，我们完全可以根据时序图的表示用BUSY信号的下降沿来触发状态机跳转，如下所示。对于数据状态==>等待状态，根据时序图所示：我们要输出SCK信号，然后ADC芯片根据我们输出的SCK信号上升沿来 输出数据SDO信号。
2025-05-30 14:55:28
1099
5
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人