verilog查缺补漏
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柠檬水(●ˇ∀ˇ●)
一个平平无奇的本科生
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【verilog】关于信号从x或z到0导致的触发情况总结
推论：初始时刻t_(0-) = x，因此若时钟信号t_(0+) = 0 相当于t = 0时刻发生了 x --> 0 的变化，可以触发下降沿事件。信号 0 --> x 或者 x --> 1 可以触发上升沿事件。信号 1 --> x 或者 x --> 0 可以出发下降沿事件。关于高阻态z也有类似的情形，在此直接给出仿真图，不再赘述。原创 2023-12-11 16:45:35 · 640 阅读 · 1 评论 -
【Verilog】运算符 &&& 的用法
最近在学习verilog的过程中碰见了形如 a &&& b 的表达式，百思不得其解，一开始以为是。因此在使用逻辑与运算符时，需要注意操作数的类型。如果操作数是位向量，则使用。是位级逻辑与运算符，它对操作数的每一位进行逻辑与运算。最后再提醒一下在C++中没有 &&& 运算符，别记混了。是逻辑与运算符，它对操作数进行逻辑与运算。如果操作数是逻辑值，则使用。的每一位进行逻辑与运算。原创 2023-12-06 14:13:21 · 1291 阅读 · 1 评论