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原创 SystemVerilog:多态

/ 父类:形状// 构造函数name = n;// 虚方法:计算面积(父类仅定义接口,无具体实现)$display("Shape: 未定义面积计算逻辑");return 0.0;// 虚方法:打印信息$display("形状名称:%s,面积:%0.2f", name, calc_area());endclass// 子类1:圆形(继承 Shape)// 圆形独有属性:半径// 构造函数(必须调用父类构造)// 初始化父类属性radius = r;

2025-11-24 11:48:46 363

原创 SystemVerilog:继承

父类是被继承的基础类,包含通用的属性和方法。// 父类(基类)// 成员属性(可被子类继承)int data;// 成员方法(可被子类继承/重写)// 构造函数data = d;name = n;// 虚方法(允许子类重写)endclass子类通过extends// 子类继承父类// 新增子类独有的属性// 子类构造函数(必须调用父类构造函数)// 调用父类构造函数(super 指代父类)// 重写父类的虚方法(覆盖父类行为)

2025-11-24 11:48:27 117

原创 SystemVerilog:封装

封装安全性:保护数据不被意外修改。可维护性:内部修改不影响外部代码。易用性:简化复杂系统的使用。灵活性:可以自由改变内部实现。

2025-11-21 10:56:54 156

原创 SystemVerilog 面向对象基础

面向对象编程不是SystemVerilog的一个“可选功能”,而是其现代验证能力的核心。它将芯片验证从一种与硬件描述紧密耦合的、手动的、易错的过程,转变为一门可以系统化、自动化、并可高度重用的工程学科。如果你从事数字验证工作,精通SystemVerilog中的OOP是必不可少的。

2025-11-21 10:27:11 258

原创 UVM 架构深度解析(四):核心机制——config_db机制

在 UVM(Universal Verification Methodology)架构中,config_db机制是实现验证环境配置与参数传递的核心组件,它解决了验证环境中不同层次组件间的参数共享、配置传递和资源管理问题。

2025-11-05 10:51:19 720

原创 加扰模块 Verilog 设计:从原理到代码实现与仿真

在前文我们已经搞懂了加扰解扰的核心逻辑 —— 通过伪随机序列与原始数据异或,优化信号传输特性。今天这篇文章,我们将聚焦加扰模块的 Verilog 硬件设计,从需求定义、核心结构(LFSR)、代码编写到仿真验证,手把手带你实现一个可复用的加扰。

2025-09-25 09:03:13 391

原创 一文看懂加扰解扰:从原理到生活中的通信技术

加扰解扰就像通信世界里的 “隐形助手”,它不直接传递信息,却通过给数据 “穿脱外衣”,解决了传输中的各种问题。从手机上网到电脑传文件,从数字电视到卫星通信,到处都有它的身影。​下次当你流畅地刷视频、传文件时,不妨想想:背后可能就是加扰解扰技术,在默默保障着数据的顺畅传输。

2025-09-25 09:02:58 1093

原创 UVM 架构深度解析(三):核心机制——factory 机制

在 UVM 验证方法学中,factory 机制是实现验证环境灵活性和可重用性的核心技术之一。它提供了一种动态创建对象和覆盖组件类型的机制,使得用户可以在不修改原始代码的情况下替换验证环境中的组件,极大地提升了验证平台的可配置性和扩展性。

2025-09-24 09:23:19 382

原创 UVM 架构深度解析(二):核心机制——objection 机制

在 UVM 验证环境中,objection 机制是控制仿真流程的核心手段,尤其在run_phase中发挥了关键作用。它解决了传统验证中依赖固定延时(如#10000)控制仿真结束的弊端,实现了基于事件驱动的灵活仿真管理。

2025-09-22 10:43:57 469

原创 UVM 架构深度解析(一):核心机制——phase 机制

UVM(Universal Verification Methodology)是芯片验证领域广泛使用的标准化方法学,其核心优势之一在于提供了结构化的验证流程管理,而phase 机制正是实现这一管理的核心。Phase 机制确保了验证环境中各组件按照预定顺序执行初始化、配置、运行和清理等操作,避免了并行执行可能导致的冲突

2025-09-22 10:39:04 1225

原创 FlexE 协议的设计逻辑与验证体系构建

具体即:在发送端(TX)将客户侧的100G业务流(由20个5G时隙+开销块组成)分发到20条PCS通道,插入对齐标记(AM),并通过100G PHY接口送出;FLEXE(Flexible Ethernet)设计是一个“自上而下”和“自下而上”结合的设计过程,其核心思想是在传统以太网的MAC层和PHY层之间插入一个名为 FLEXE Shim层 的中间层,从而实现带宽的灵活调配。将一个物理PHY(如100G)的带宽划分为多个5G的颗粒度,并独立分配给不同的Client(如10G, 25G, 50G业务)。

2025-09-15 10:15:56 714

【光传输网络】FlexE 3.0实现协议:支持800G以太网P

内容概要:本文档是OIF(光互联论坛)发布的FlexE 3.0实施协议(IA),定义了一种支持多种以太网MAC速率的通用机制,包括大于或小于现有以太网物理层(PHY)速率的数据传输。该技术通过绑定、子速率和通道化等方式实现灵活带宽分配,适用于路由器互联、数据中心“胖管道”及传输网络映射等多种应用场景。FlexE 3.0新增了对n × 800 Gb/s以太网PHY组成的FlexE组

2025-09-16

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