硬件基础(3):上电顺序，以zynq为例

最新推荐文章于 2025-03-03 20:48:10 发布
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文章标签： 硬件工程
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Vccpint：内核供电   Vccpaux：辅助供电  
没给typ电压的就是根据外设来决定供电电压

上电顺序描述   内核——辅助、PLL——IO

PSPL上电顺序是独立的，满足各自的需求就可以
 

如何控制上电顺序
1.powergood 一级推动一级  前级pg推动后级的使能

2.缓启动电容 （TSS管脚电容控制上电的斜率）

3.电源时序管理芯片

XILINX ZYNQ7100 的上电顺序
芒果爱火锅的博客
05-19 4929
PS Power-On/Off Power Supply Sequencing 建议的上电顺序为VCCPINT，然后是VCCPAUX和VCCPLL，然后PS VCCO提供（VCCO_MIO0，VCCO_MIO1和VCCO_DDR） 以实现最小电流消耗并确保I / O上电时为3态。 在上电序列中，要求将PS_POR_B输入置为GND。直到VCCPINT，VCCPAUX和VCCO_MIO0达到最低操作级别，才能确保PS eFUSE完整性。有关PS_POR_B时序要求的其他信息，请参阅“复位”。 推荐.
ZYNQ开发之上电流程概览
Leo_9824的博客
01-30 1437
系统启动流程 启动的四个流程如下： 1）上电 \qquad上电后会给内核、bank依次上电； 2）复位 \qquad上电后需要复位一段时间保证系统稳定； 3）BootROM \qquad 执行一次引导程序； 4）FSBL \qquad执行二次引导程序； ...
ZYNQ上电顺序
miracle_eicont的专栏
11-19 1058
PS部分电源分别为： VCCPINT：1.0V PS部分主供电电源 VCCPAUX：1.8V PS部分辅助电源 VCCPLL：1.8V PS PLL电源，需就近放置0.47u 4.7u（0402封装）电容，可以从VCCPAUX接电，此时要加磁珠120R@100MHz和电容 10uF。 VCC_MIO0：1.8V~3.3V PS Bank500 I/O电源。 VCC_MIO1：1.8V~3.3V PS Bank501I/O电源。 VCC_DDR：1.2V~1.8V DDR I/O电源。 PL部.
芯片上电/下电时序
最新发布
网始如芯个人博客
03-03 853
核电压要先于I/O管脚上电, 后于I/O 管脚下电。
ZYNQ 的供电有上电顺序的要求
Matlab - Data_Reconstruction
04-15 9462
由于 ZYNQ 的供电有上电顺序的要求，所以这些电源的产生顺序必须符合 ZYNQ 的上电顺序要 求，图中的蓝色虚线表示这些电源的产生顺序。 ZYNQ 芯片的 PS 和 PL 都需要多组电源。如下表所示： PS 和 PL 的供电完全独立，两者之间没有任何上电顺序的要求，PS 电源（VCCPINT，VCCPAUX，VCCPLL， VCCO_DDR，VCCO_MIO0 和 VCCO_MIO1）可在任何 PL 电源之前或之后上电。但是 PS 和 PL 各自内部 的各个电源之间却有.
ZYNQ XC7Z035 XC7Z100电源要求和上电顺序
qq_51698174的博客
11-23 684
如果 VCCPAUX、VCCPLL 和 PS VCCO 电源（VCCO_MIO0、VCCO_MIO1 和 VCCO_DDR）具有相同的推荐电压电平，则可由同一电源供电并同时升压。VCCAUX, VCCAUX_IO, and VCCO可同时升压。其它电源不需要上电顺序 如VCCO DDR可以和VCCO同时上电。或者 VMGTAVCC, VCCINT, VMGTAVTT。VCCINT and VCCBRAM 可同时升压。VMGTAVCC and VCCINT可同时升压。VMGTVCCAUX不需要顺序。
一文了解Xilinx Zynq7000及7系列 FPGA上电时序
handy34的博客
12-20 7905
Zynq芯片的电源分为PS系统和PL逻辑（FPGA）两部分，这两部分的电源区域是完全独立的、被隔离以防止损坏；由于VCCINT_1V0电源电流很大，在靠近电源芯片侧，需要放置2个680uF或4个330uF的电容（由于低气压要求，不能使用钽电容），用于储能；保证100uF、4.7uF、0.47uF电容至少各1个，其余每个电源管脚视PCB面积保证至少有1个4.7uF或0.47uF去耦电容。每个Bank的电源网络中保证至少有1个100uF或47uF电容，其余每个管脚视PCB面积保证至少有1个100nF去耦电容。
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多电源上电时序控制
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10-09 1935
此外，TPK1032系列最多支持三个设备，通过级联来控制一个系统中的九通道电力轨道的序列。TPK1032系列产品有三个开漏极输出通道，所有的通道都可以被拉出到任何等于或低于VCC的所要求的电压电平。不能用在主控芯片上，有局限性:主控启动时引脚状态不确定需要特别注意(高阻、内部上/下拉)我们如何给这种比如说有三个电源轨道，有这种上电时序先后次序要求的这种器件供电呢？1.直接使用前一时序电源的输出Vout做下一时序电源的使能EN。优点:简单，成本低缺点:需要电源芯片有PG引脚;优点:简单，直观，成本低。
数字电路硬件设计系列（十七）之上电时序控制电路
医疗电子的博客
02-18 1万+
上电时序，也叫做Power-up Sequence，是指电源时序关系。采用不同的电容来控制上电延时时间的长短，具体的电路见下图：这种上电时序控制的方式，电路结构简单，但是延时时间难以精确的控制。在FPGA的电源时序控制中，应用十分广泛。
小心FPGA的JTAG口(上电和下电顺序)
往事越千年，魏武挥鞭！
03-23 6449
同志们，根据ALTERA官方FAE（现场应用工程师）的强烈建议，请注意不要随意带电插拔你的JTAG下载接口，否则会损坏FPGA芯片的JTAG口信号管脚。 现象： 在排除了下载线的问题后，还是不能访问FPGA的JTAG口，那么很有可能你的FPGA芯片的JTAG口已经损坏。此时请用万用表检查TCK，TMS，TDO和Tdi是否和GND短路，如果任何一个信号对地短路则表示JTAG信号管脚已经损坏。
Zynq动态更新FPGA比特流
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10-16 2万+
ZYNQ-7000的结构是ARM+FPGA，在脱离JTAG的情况下，PL的配置只能通过PS来完成。正常上电的加载顺序是，FLASH/SD - > FSBL -> PL BITSTREAM -> PS ELF，那么在整个系统全部加载完成以后是否有办法重新给PL配置程序呢？答案是肯定的。 XILINX官方的BSP裸机例程里有xdevcfg的驱动代码，里面有个例程叫做POLL_EXA...
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