3 Verilog 函数申明介绍（我觉得类似函数申明之类的）

assign    Cout  = A & B ;  //实现计算A与B的功能

这里的assign就是类似申明函数的头部，任何已经声明 wire 变量的连续赋值语句都是以 assign 开头。

其中assign定义函数中，前部必须是一个标量或者线性向量，不能是寄存器类型，整数类型等

在等号后面需要变化，不能写一个恒等式。

Verilog 还提供了另一种对 wire 型赋值的简单方法，即在 wire 型变量声明的时候同时对其赋值。wire 型变量只能被赋值一次，因此该种连续赋值方式也只能有一次。（有点没懂这个意思，上面所说的wire型，不就是向量吗）

时延函数定义

时延函数的作用是操作任意变化语句的执行时间时延。

就是在assign定义函数时，在assign后面加上#+时延数值即可，assign #10 Z = A & B ;

当时延数大于脉冲时长，就会导致，无论变化了什么数值，都没有影响，但是反之，就会及时响应，无论有什么变化，都会得到最近的一个结果，这就叫做惯性时延。