m0_56997192的博客

6.1引言6.2静态CMOS设计6.2.1互补CMOS6.2.2有比逻辑6.2.3传输管逻辑6.3动态CNMOS设计6.3.1动态逻辑：基本定理6.3.2动态逻辑的速度和功耗6.3.3动态设计中的信号完整性问题6.3.4串联动态门6.4设计综述6.4.1如何选择逻辑类型6.4.2低电源电压的逻辑设计6.5小结6.6进一步探讨

5.1引言5.2静态CMOS反相器——直观综述5.3CMOS反相器稳定性的评估——静态特性5.3.1开关阈值5.3.2噪声容限5.3.3再谈稳定性5.4CMOS反相器的性能：动态特性5.4.1计算电容值5.4.2传播延时：一阶分析5.4.3从设计角度考虑传播延时5.5功耗、能量和能量延时5.5.1动态功耗5.5.2静态功耗5.5.3综合考虑5.5.4利用SPICE分析功耗5.6综述：工艺尺寸缩小及其对反相器衡量指标的影响5.7小结5.8进一

一、VT二、1、线性区：【Id公式】2、饱和区：【Id公式】三、沟道长度调制效应四、速度饱和短沟器件;电子和空穴的饱和速度大致相同，即m/s.速度饱和发生时的临界电场强度取决于掺杂浓度和外加的垂直电场强度。（固体物理中说好像和散射有关）五、亚阈值效应亚阈值漏电是平面器件集成电路里最大的漏电问题，占功耗的百分之三四十。阈值电压越低，亚阈值漏电越严重。解决亚阈值漏电方法（工艺上）：绝缘体上硅。六、等效模型七、 图中等效电阻Req计算。

（8）用接触孔的光刻板去除接触孔处的绝缘层（接触孔：同种金属连接；不同种金属连接叫通孔）2、为减少源漏穿通，在漏-衬底和源-衬底交接处低浓度掺杂。避免短沟器件带来的源漏穿通。（4）阱注入（离子注入，离子要穿透场区氧化层）（阱比有源区大，一个阱里有多个有源区）为什么要在p衬底上做p阱：p衬底掺杂浓度低，栅控能力有限，源漏易穿通，源漏易漏电。（6）利用硅栅自对准做nmos的n+注入和pmos的p+注入。（3）调节阈值电压（控制栅极下的衬底掺杂浓度）、（1）先做有源区（现代工艺）（传统工艺先做阱）

当达到65nm工艺时，电容串扰噪声成为一个重要挑战，65nm工艺的成熟标志是解决此问题：引入低k介质；2、如何解决同步时钟带来的问题呢？现在主要的技术趋势就是片上网络。3、半导体工艺制程中的7nm、5nm究竟指的栅极宽度，即沟道长度。1、有源区上做器件，有源区之外的场区作器件隔离。