计算机组成原理笔记|06总线系统

最新推荐文章于 2024-11-07 20:26:36 发布
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分类专栏： 计算机组成原理 文章标签： fpga开发 stm32 单片机
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本文详细介绍了总线的分类，包括按数据传输格式和按总线功能的分类，并深入讲解了总线性能指标、总线仲裁机制以及各种定时方式。此外，还探讨了总线标准及其发展趋势。

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总线分类

总线是一组能为多个部件分时共享的公共信息传送线路。

按数据传输格式

并行总线不一定比串行总线快，因为并行信号线之间有干扰。

按总线功能(连接的部件)

系统总线-单总线结构

系统总线-双总线结构

系统总线-三总线结构

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计算机组成原理笔记|07 IO系统
笔记|思路|总结
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IO系统基本概念 IO接口(IO控制器) IO控制方式 程序查询方式 程序中断方式 数据流必须经过CPU才能到主存 程序中断方式中，对于快速IO设备，比如磁盘，每准备好一个字就给CPU发送一次中断请求，会导致CPU需要花大量时间处理中断服务程序，CPU利用率严重下降。 DMA控制方式 DMA控制方式，直接让高速外设和磁盘传输数据，数据流不用经过CPU。当把一整块数据读到内存后才告诉CPU，看CPU后续如何操作、利用调入主存的这些数据。 对于大型机上接很多个IO设备的情况，CPU难以独自管理，可以用通道
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一、总线 1. 总线带宽：总线的数据传送速率，即单位时间内总线上传输数据的位数 时钟频率：每秒有多少个时钟周期 总线工作频率：每秒传送多少次数据 先根据时钟频率求工作频率，带宽=工作频率×每次传输的字节数 2. 突发传输：是指在同一行中对相邻的存储单元连续进行数据传输的方式，连续传输的周期就是突发长度（Burst Length，一般为4或8）。在进行突发传输时，只需指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作，而不再需要控制器提供列地.
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3.3.1DRAM存储元的工作原理3.3.2DRAM芯片的逻辑结构（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器 容量很大，地址线宽度相应要增加，这势必增加芯片地址线 的管脚数目。为避免这种情况，采取的办法是分时传送地址 码。若地址总线宽度为10位，先传送地址码A0～A9，由行 选通信号RAS打入到行地址锁存器；然后传送地址码A10～ A19，由列选通信号CRS打入到列地址锁存器。芯片内部两 部分合起来，地址线宽度达20位，存储容量为1M×4位。（2）增加了刷新计数器和相应的控制电路。DRAM读
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编码表示法中的互斥组。嵌套中断优先级顺序。4级流水线。微秒纳秒皮秒毫秒。时钟周期。数据线传送的内容。数据传输速率。先写后读冲突RAW。数据旁路（转发）。指令格式。数据相关。互斥组。
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 突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称BL）。     在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只
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