verliog学习（3）--同步与异步FIFO编写

验证四要素：

1.灌激励：产生输入信号

2.做预期：产生预期结果

3.集响应：收集输出信号

4.做比较：比较结果

1.设计实现一个16X8的双端口RAM

1.1RAM宽度8bit

1.2RAM深度16

1.3ADDR位宽2^4,取值范围0~15

<

RAM

(MSB)7           0(ADDR)	6	5	4	3	2	1	0(LSB)
1
2
3
4
5