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RSS订阅原创 布置作业实验一
一、实验标题：用非阻塞赋值编写Vrilog代码 二、实验目的：运用Quatus II软件和Modelsim软件来进行联合仿真实验，更好地掌握操作方法的同时能够了解数字电路的相关知识。 三、实验内容：课本（数字逻辑基础与Verilg设计）原书第三版 P155.5.40。 四、实验代码： module example5_5(x1,x2,x3,Clock,f,g); input x1,x2,x3,Clock; output reg f,g; always @(posedge Clock) begin f<=
2021-07-05 21:09:21
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原创 书上抽的实验
1、实验的目标打开Quartus ‖并进行原理图及代码进行仿真(数字逻辑基础Verilog设计P38 2.38代码及原理图2.39) 2、实验内容：书本p225页两个实验 3、实验代码： module regn (R, L, Clock, Q); parametern= 8; input [n-1:0] R; input L, Clock; output reg [n-1:0] Q; always @(posedge Clock) if(L) Q<=R; Endmodule module trin (
2021-07-05 20:53:15
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原创 2021-06-28
一、实验目的：如果一个输入字的多数位被确定为有效，那么可用多数判决( majority)电路确定它的输出。Majorily_4b的描述适用于4位数据通道，并使用一条case语句对位组合进行译码。 二、实验内容：Verilog HDL高级数字设计（第二版）p109 例5.30 三、实验代码： module Majority #(parameter size=8,max=3,majority=5)( input [size-1:0] Data, output reg Y ); reg [max-
2021-06-28 19:03:17
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原创 实验五 流水线的使用
1.实验目的: (1)进一步掌握行为级语法。 (2)掌握流水线的设计思想和设计方法。 (3)学会使用流水线改进设计。 2.实验涉及语法: (1)第4章行为级建模语法。 (2)第7章可综合模型设计部分流水线的概念。 实验内容：Verilog HDL数字系统设计仿真 十一章 实验五： 本实验要完成一个流水线加法器的设计。 4.实验代码如下： 第一个： module tbs51; reg [7:0] add1,add2; reg clock; reg add_cin; wire [7:0] add_sum;
2021-06-28 16:07:48
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原创 SR锁存器延迟模型
一、实验目的：采用门级建模语句实现一个SR锁存器，主要体现延迟时间的问题。 二、实验内容：Verilog HDL数字系统设计及仿真164页实例7-1。 三、实验代码： module my_rs(reset,set,q, qbar); input reset,set; output q, qbar; nor #(1) n1(q,reset ,qbar); nor #(1) n2(qbar,set,q); endmodule module tb_71; reg set,reset; wire q, qb
2021-06-28 15:47:03
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原创 阻塞赋值运用
阻塞赋值与非阻塞赋值 一、实验目的：根据书中所给图片编写相应的独热码代码，并验证。 在Verilog语法中，阻塞赋值和非阻塞赋值是非常难理解的一个概念，尤其是对于初学者，往往搞不懂何时使用非阻塞赋值及何时使用阻塞赋值才能设计出符合要求的电路。 二、概念解析 阻塞赋值 所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上是前一句赋值语句结束后在开始赋值的，请注意，这只是概念上的先后，而无实质上的延迟。 三、实验内容：：Verilog HDL数字系统设计及仿真P155页实例5.5。 四：实验代码
2021-06-28 14:50:00
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原创 2021-06-04
1、实验目的：对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。 2、实验代码：module p2s (data_in,clock, reset, load, data_out, done); input [3:0] data_in;input clock, reset,load;output data_out;output done;reg done;reg [3:0] temp;reg [3:0] cnt;always@(posedge clock or posedge reset
2021-06-04 19:07:39
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原创 第二实验
1、实验目的：对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。 2、实验代码： 模板代码 module p2s (data_in,clock, reset, load, data_out, done); input [3:0] data_in;input clock, reset,load;output data_out;output done;reg done;reg [3:0] temp;reg [3:0] cnt;always@(posedge clock or posedge
2021-06-04 19:05:20
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原创 实验一
1、实验目的：对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。 2、实验代码：模板代码、module decoder3x8(din,en,dout,ex); input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en) begin dout=8’b1111_1111; ex=1’b1; endelsebegincase(din)3’b
2021-06-04 18:33:39
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原创 实验二
一.实验目的：下载软件Modlsim并进行主从结构的D触发器实验。 二.实验电路图： 三.实验原理代码图 1：实验代码 2:测试代码 三:实验截图: 四.实验工具：Modlsim软件、pc机。 五.实验视频： .六实验代码，仿真代码module MSDEF(Q , Qbar , D, C );output Q , Qbar ;input D , C ;notnot1(NotD , D),not2 (NotC , C),not3(NotY , Y);nandnand1 (D1 , D , C),nan
2021-05-28 17:52:48
130
原创 第一实验
实验要求：用Modlsim进行ModelSim软件的仿真 2.Modelsim的工程仿真流程图如下: 3.实验内容：参考老师发的视频的代码，然后用Modelsim进行Modelsim的工程仿真3.实验原理代码图: 4.实验工具：Modlsim软件、pc机。 5.实验截图：6.实验视频:7.实验代码:module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and(c1,a,b);
2021-05-28 17:46:08
110
原创 2021-05-21
建立一个2-4译码器的门级模型 一、实验目的 了解2-4译码器原理以及2-4译码器的应用 二、实验过程 1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。 module DEC2x4 (Z,A,B,Enable ); output [3:0] Z; input A,B,Enable; wire Abar,Bbar; not not0 (Abar,A), not1 (Bbar,B); nand nand0(Z[3],Enable,A,B), nand1(Z[0]
2021-05-21 20:35:38
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原创 2021-05-07
** 标题：四位加法器并仿真测试 ** 2.实验内容：4位加法器的门级建模 3.实验原理:Verilog代码 4.实验截图： 5.实验视频：0.2 Tl:/ 4位加法器的门建的建模实验；ÀÀGbHzAbxx6i8ÀÀ打鐦Dou吟搜索 6.软件下载网站：https://pan.百度.com/s/1ZT0ovNAAZ_j3jTGzVCYfbQ 提取码：5jf2 7.实验结果： ...
2021-05-07 21:37:39
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原创 实验二
quartusll和modelsim联合仿真 1.实验目的：下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容：参照哔哩哔哩中教程的代码，然后用quartus ii和modlsim进行联合仿真3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。 4实验工具： pc机和Quartur ii软件和modlsim软件。 5.实验截图: 6.实验代码： module test(input wire [7:0] a,input wire [7:0] b,output reg
2021-04-13 22:36:15
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原创 2021-03-16
第一次实验报告 1、实验的目标下载Quartus ‖并进行原理图及代码进行仿真(数字逻辑基础Verilog设计P38 2.38代码及原理图2.39) 2、实验内容完成原理图及代码的仿真 3、实验代码 module example2(x1,x2,x3,x4,f,g,h);input x1,x2,x3,x4;output f,g,h;and(z1,x1,x3);and(z1,x2,x4);or(g,z1,z2);or(z3,x1,x3);or(z4,x2,x4);and(h,z3,z4);or(f,g,h);e
2021-03-16 22:20:17
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空空如也
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