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原创 Tilelink intro

TileLink 是一种芯片级互连标准，为多个主设备提供对内存和其他从设备的一致内存映射访问。TileLink 设计用于片上系统 (SoC)，使用可提供低延迟和高吞吐量传输的快速可扩展互连来连接通用多处理器、协处理器、加速器、DMA 引擎以及简单或复杂的设备。TileLink：是一种自由开放的紧密耦合、低延迟 SoC 总线标准，专为 RISC-V 设计，但支持其他 ISA，提供物理寻址、共享内存系统，可通过可扩展、可分层组合、点对点实现网络为缓存或非缓存主设备的任意组合提供一致的访问，

2024-04-17 11:20:32 1418

原创 TileLink Cached

TileLink Cached (TL-C) 通过向主代理提供缓存共享数据块副本的能力来完善 TileLink。然后，这些本地副本必须根据实现定义的一致性策略保持一致。本章定义的 TL-C 标准一致性协议规定了允许对哪些缓存的数据副本执行哪些内存访问操作，以及哪些消息可用于传输数据块的副本。重叠的、实现定义的一致性策略规定了如何通过特定的 TileLink 代理网络传播副本和权限，以响应接收到的内存访问操作。具体一致性策略的描述超出了本文档的范围。

2024-04-17 10:39:30 772

原创 RISC-V Coremark 介绍与搭建

CoreMark是由的于2009年提出的一项基准测试程序，CoreMark的主要目标是简化操作，并提供一套测试的方法。测试标准是在配置参数的组合下单位时间内运行的CoreMark），该数字值越大则说明测试的性能越好。CoreMark是一个简单但复杂的基准测试，专门设计用于测试处理器核心的功能。运行CoreMark会生成一个单一的评分，使用户能够快速比较处理器之间的差异。目前嵌入式CPU行业中普遍公认的性能测试指标包括：MIPS/Dhrystone/CoreMark。

2024-02-19 12:44:54 2598

原创 FPGA实现卡尔曼滤波算法——融合MPU6050的Acc和Gyro

Kalman_Flow_Ctrl.v内部有一个状态机，通过这个状态机来控制pitch和roll的预测和更新，输入的观测值为acc计算得到的pitch和roll，以及gyro_x和gyro_y。在kalman_calculate.v解算三轴acc数据和三轴gyro数据，分别得到acc的roll和pitch、gyro的gyro_x和gyro_y。IIC读取原始数据——在IIC_master.v中，通过iic协议，读取三轴acc数据、temp数据和三轴gyro数据，之后将数据输入kalman_filter.v。

2023-08-06 17:18:21 1619 1