m0_46521579的博客

理性的时钟模型是一个占空比为50%且周期固定的方波： 实际电路中输入给FPGA的晶振时钟信号是正弦波：Clock Jitter，时钟抖动，相对于理想时钟沿，实际时钟存在不随时钟存在积累的、时而超前、时而滞后的偏移。Clock Skew：时钟偏差，同一个时钟域内的时钟信号到达数字电路各个部分所用时间的差异。建立时间，Setup Time，Tsu，时钟上升沿之前数据必须稳定的最短时间。若不满足建立时间，数据无法进入寄存器，寄存器的数据采样会失败。保持时间，Hold Time，Th，时钟上升沿之后数据必须稳定的最

构成一个累加结果的输入数据为一帧数据，一帧数据所包含的数据个数为帧长度。累加器的工作原理是：每帧数据周期性地流动，新的数据不断进入累加器与反馈支路相加，实现累加，由捕获寄存器接收捕获信号，输出最终结果。为保证累加结果的正确，必须使得中间运算结果有足够的位宽。假定输入数据位宽为B，那么最终结果的位宽应为需要将输入数据以及中间运算结果进行符号位扩展，使位宽足够。

显然将此结构推广，如果要求N个数的和，则需要ceil(log2(N))级加法树。两个N位二进制补码相加，为防止溢出时导致计算结果错误，可将这两个加数先进行符号位扩展，变为N+1位二进制数，然后相加，结果亦取N+1位，可保证运算结果正确。通常情况下，用Vivado综合，加法器会用查找表、进位链等资源实现，但可通过设置综合属性USE_DSP48使得加法器用DSP48实现。采用HDL描述多位加法器或多位减法器时，并不需要先构造一个全加器，再按照上述电路图搭建，而是符号位扩展后直接用“+”或“-”即可。

（4）输入输出端口（Input/Output pads）:FPGA器件与外部芯片互连的引脚。（1）查找表（Look - up table, LUT）:用于执行最基本的逻辑操作。（2）触发器（Flip - Flop, FF）:用于储存LUT操作结果的寄存器单元。（3）线（Wires）：用于连接各个不同的模块单元。（5）用于分布式数据存储的FPGA内嵌存储器。（6）用于产生不同时钟频率的锁相环（PLL）FPGA：现场可编程逻辑阵列。（8）片外存储器控制器。（7）高速串行收发器。

AXI DMA为内存和AXI4-Stream外设之间提供了高带宽的直接内存访问，其可选的S/G功能可以将CPU从数据搬运任务中解放出来。MM2S：MemoryMap to Stream 存储器映射（AXI4-Full）到AXI4-Stream。S2MM：Stream to MemoryMap 存储器映射 AXI4-Stream到AXI4-Full。此模式提供了在MM2S和S2MM通道上进行简单DMA传输的配置，只需要较少的FPGA资源。AXI DMA通过AXI4-LITE接口对寄存器做一些配置和获取。

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