夏宇闻复习笔记第9章：Verilog的不同抽象级别&验证初步

最新推荐文章于 2023-04-25 12:02:42 发布

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分类专栏：夏宇闻verilog 文章标签： verilog

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本文详细介绍了使用Verilog进行门级和行为级描述的D触发器设计，包括异步清零功能的4位寄存器实现，并提供了全面的测试方法。通过具体的代码示例，展示了如何从底层逻辑门构建到高级抽象行为描述，最终实现寄存器的功能验证。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

文章目录

在这里插入图片描述

9.1 门级描述

在这里插入图片描述

p131 9.1 门级逻辑描述的D触发器

/******************************p131 9.1 门级逻辑描述的D触发器********************************/
module  flop(data,clock,clear,q,qb);
input   data,clear,clock;
output  q,qb;

nand    #10 nd1(a,data,clock,clear),
            nd2(b,ndata,,clock),
            nd4(d,c,b,clear),
            nd5(e,c,nclock),
            nd6(f,d,nclock),
            nd8(qb,q,f,clock);

nand    #9  nd3(c,a,d),
            nd7(q,qb,e);
            
not     #10 iv1(ndata,data),
            iv2(nclock,clock);

endmodule

在这里插入图片描述

p132 9.2 用触发器组成异步清零的4位寄存器

/******************************p132 9.2 用触发器组成异步清零的4位寄存器********************************/
`include    "flop.v"
module  hardreg(d,clk,clrb,q);

input   [3:0]   d;
input   clk,clrb;
output  [3:0]   q;

flop    f1(d[0],clk,clrb,q[0]),
        f2(d[1],clk,clrb,q[1]),
        f3(d[2],clk,clrb,q[2]),
        f4(d[3],clk,clrb,q[3]);
        
endmodule

在这里插入图片描述

9.2 行为描述建模

p133 9.3 行为描述用触发器组成异步清零的4位寄存器

/******************************p133 9.3 行为描述用触发器组成异步清零的4位寄存器********************************/
module  hardreg(d,clk,clrb,q);

input   [3:0]   d;
input   clk,clrb;
output  [3:0]   q;

always@(posedge clk or posedge clrb)   begin
    if(clrb)    q<=0;
    else        q<=d;
end
        
endmodule

p135 9.4 对4位寄存器全面测试

/******************************p135 9.4 对4位寄存器全面测试********************************/
`include    "flop.v"
`include    "hardreg.v"

module  hardreg_top;

reg     clock,clearb;
reg     [3:0]   data;
wire    [3:0]   qout;

`define stim    #100 data=4'b
event   end_first_pass;
    
hardreg reg_4bit(.d(data),.clk(clock),.clrb(clearb),.q(qout));

//初始化
initial begin
    clock=  0;
    clearb= 1;
end
//定义时钟
always  #5  clk=~clk;

//end_first_pass 事件内容
always@(end_first_pass)  begin
    clearb= ~clearb;
end 

//每个时钟上升沿，打印函数值
always@(posedge clock)  begin
    $display    ("at time %0d,clearb=%b,data=%d,qout=%d",$time,clearb,data,qout);
end

initial begin
    repeat(4)   begin   //重复4次产生操作
        data=4'b0000;
        `stim   0001;   //相当于   #100 data=4'b0001;
        `stim   0010;
        `stim   0011;
        `stim   0100;
        `stim   0101;
        ......
        `stim   1111;
        #200    ->end_first_pass;   //event的触发方式：#time触发的时刻 -> 事件名
        //先设置事件名，然后事件内容（clearb取反），然后触发
    end
    $finish;    //结束仿真
end

endmodule