m0_37793490的博客

原创 国产FPGA芯片+国产flash,上电后，程序起不来问题分析

1.问题：最近在调一块复旦微JFM50T4+JFM128A的板子，这块板子之前已经调通了，只不过flash是进口的，这次新做了一批板子，焊接时，公司没有进口flash了，就焊接了国产的flash，程序已经成功固化到flash里面了，断电重启，config_down灯却没有亮，最后，经过测试，flash的3.3V电源，上电时，从0V到3.3V的时间是30ms，修改电容大小，将30ms压缩到了10ms内，重新上电，flash里面的程序就成功加载到FPGA里面了。

原创 关于altera的ip核破解方法

1.工程中使用到了PCI核，我编译完成之后，生成的sof文件带_time_limit，查了一下，这是因为我的licence没有破解pci核，该核是收费的，破解方法就是复制下面的一段话，将上面复制的一段话中的6AF7_0012替换为图2中的Product ID(s)编号，该编号有4个，复制4次，依次替换就可以。最近在调一个altera的工程，好长时间不用它家的芯片了，使用的时候，遇到了好多问题，在这里记录一下，分享给大家。然后将6AF7_0012替换为pci核的编号，打开该ip核，如下图1所示，

原创 板卡调试调试记录

原创 关于BD41-237的问题

修改频率一样后，仍然报错，这时候需要检查从机中是不是还有其他时钟，也需要设置一下。

原创 ip核调用

原创 vu9p-civ识别出来vu9p的问题

原创 vivado的blockdesign设计的时候，如果有ip核更新了，点击updata后，编译的时候，会报错，

不知道怎么解决，但是，把这个已经修改的核删掉，把工程路径下对应位置的这个核的信息都删掉，重新把这个核加进来，就不会有这个错误了。

原创 bd设计时不同ip核频率不匹配的问题

提示总线频率不匹配，点击主端口，在左侧block interface properties 中把主端口频率和从端口频率设置成一样的即可。

原创 关于自己封IP核的问题

当我们需要修改底层文件设计时，重新封IP核，然后在block design 中进行upgrade相关核，更新完毕后，发现工程中的文件并没有被更新成功，这是需要把工程下project_1_cache下的所有内容删除，然后复位一下ip核输出，重新生成ip相关内容，然后重新编译，就可以发现ip被更新过来了。在用block design 设计的时候，我们常会把自己的功能模块封装成IP核，然后在block design 中调用。