lsky380的博客

1. Verilog中数据拼接，使用拼接运算符例如：reg [15:0] regA;reg[7:0] regB = 8'd12；reg[7:0] regC = 8'd34;regA <= {regB ,regC }; //把regB和regC拼接成regA。2.Verilog中数据拆分例如：wire[15:0] A； wire[7:0] B； ...

1. 输入端口可以有wire/reg类型驱动，但输出端口只能是wire类型。2. 关键字inout可以声明一个双向端口，inout端口不能声明为reg类型，只能是wire类型。3. 使用 inout 类型数据，使用方法举例：inout data_inout;input data_in;reg data_out_reg; reg data_in_reg;reg link_data;...