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RSS订阅原创 IRIG-B码Verilog实现思想
该图是B码完整图由图可知B码是由100个单独码组成，我们可以将这100个码元分开传输；1.8ms表示1个P ，5ms表示1 ，2ms表示02.可将一个码元表示为10ms，将码元按顺序发出；3.发1000个码元也就是1s4.将年、天、时、分、秒分别组成一个整码，移位发送；...
2019-03-10 00:25:34
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原创 Vivado内存冲突报错
报如下错误：[BD 41-703] Peripheral </processing_system7_0/S_AXI_HP1/HP1_DDR_LOWOCM> is mapped into master segment </axi_dma_1/Data_MM2S/SEG_processing_system7_0_HP1_DDR_LOWOCM>, but there is no...
2019-03-10 00:24:43
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原创 Vivado中IP被锁
首先点击Reports再次点击Upgrade Selected更新会报错：[Common 17-69] Command failed: No IP specified. Please specify IP with ‘objects’解决方式：该错误是由于该工程在中文路径下，将路径修改为英文路径在进行更新即可解决该问题；亲测可用...
2019-02-27 22:45:51
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空空如也
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