UVM中通过宏启动sequence 的弊端

本文讨论了在UVM中启动sequence时,为何应避免使用`uvm_do等宏。宏可能导致预处理和后处理函数如pre_body()和post_body()不被执行,从而在debug时带来困难。建议使用start方法以确保基类方法的正确调用,并理解宏启动sequence的底层机制。

在UVM中启动sequence的方法主要有两种,一种是start的方法,一种是通过宏,比如`uvm_do。我们推荐在使用UVM的过程中尽量不要使用宏来启动sequence,而是使用start,因为使用宏的方法有一些意想不到的弊端,会给我们带来意想不到的惊喜,一旦出现问题,会给debug调试带来困难。下面我们讲解一下使用宏启动sequence有什么样的弊端。
在UVM中经常有一个顶层virtual sequence,通过顶层virtual sequence来调度各个子sequence的执行,我们这里使用分别宏的方法和start方法来调度子sequence,看看会有什么区别。先看使用宏的方式

class   my_base_virtual_sequence extends uvm_sequence;
           `uvm_object_utils(my_base_virtual_sequence)
		   `uvm_declare_p_sequencer(m_base_virtual_sequencer)
		   function new(string name);
		      super.new(name);
		   endfunction
		   
		   virtual task pre_body();
		         `uvm_info(get_type_name(),"calling the pre_body",UVM_HIGH)
		   endtask
		   
		   virtual task post_body();
		         `uvm_info(get_type_name(),"calling the post_body",UVM_HIGH)
		   endtask
		   virtual task body();
		   
		   endtask
endclass


class  my_test_sequence extends my_base_virtual_sequence;
        `uvm_object_utils(my_test_sequence)
		function new(
### 在 UVM 中使用自定义启动 sequence 或 item 的方法 在 UVM 中,可以通过自定义来简化 sequence 或 item 的启动过程。以下是一个完整的示例,展示如何创建和使用自定义启动 sequence 或 item。 #### 自定义的实现 首先,定义一个自定义 `MY_UVM_DO`,用于简化 `uvm_create` 和 `uvm_send` 的调用过程。这个将封装 `uvm_create_on` 和 `uvm_send` 的功能[^1]。 ```makefile `define MY_UVM_DO(seq_or_item, sequencer) \ begin \ seq_or_item tmp; \ `uvm_create_on(tmp, sequencer) \ `uvm_send(tmp) \ end ``` #### 示例代码 以下代码展示了如何使用自定义 `MY_UVM_DO` 来启动一个 transaction 或 sequence。 ```systemverilog class my_sequence extends uvm_sequence #(my_transaction); `uvm_object_utils(my_sequence) function new(string name = "my_sequence"); super.new(name); endfunction task body(); // 使用自定义启动 transaction `MY_UVM_DO(my_transaction, m_sequencer) // 启动另一个 sequence my_other_sequence other_seq; `uvm_create(other_seq) `uvm_send(other_seq) endtask endclass ``` #### 的功能说明 - `MY_UVM_DO` 通过 `uvm_create_on` 创建了一个 transaction 实例,并将其绑定到指定的 sequencer 上。 - 然后通过 `uvm_send` 将 transaction 发送到 sequencer[^2]。 - 如果需要启动一个 sequence,则可以直接使用 `uvm_create` 和 `uvm_send` 的组合[^3]。 #### 注意事项 - 在使用时,确保 sequencer 已正确初始化并连接到 driver[^5]。 - 如果需要传递约束条件,可以在 `uvm_create` 或 `uvm_do_with` 中添加约束[^2]。 ### 示例输出 假设我们有一个简单的 testbench,运行上述 sequence: ```systemverilog initial begin my_test test_instance; run_test(); end ``` 运行结果可能如下: ``` UVM_INFO @ 0: reporter [MY_TRANSACTION] Created transaction and sent to sequencer UVM_INFO @ 10: reporter [MY_OTHER_SEQUENCE] Started another sequence ``` ---
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