学习FPGA过程中遇到的问题：QuartusII

原创

于 2016-09-25 18:56:51 发布 · 3.7k 阅读

5 ·

CC 4.0 BY-SA版权

文章标签：

#fpga #VerilogHDL

在FPGA学习中遇到QuartusII报错10200，该错误涉及到Verilog HDL条件语句在always构造中的敏感列表匹配问题。错误起因是尝试用多个控制信号建模DFF，解决方法是确保每个if条件只包含一个边沿信号。通过修改代码，将if语句改为else if，或者在Always构造外生成rst1和rst2的OR，成功解决了问题。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

在做包文练习时遇到的错误：
Error (10200): Verilog HDL Conditional Statement error at baowen3.v(130): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct
错误的代码段出现在

  //dout_err
    always  @(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            dout_err <= 0;
        end
        if(din_vld == 1'b1)begin//错误出现在这里
            if(flag==1 && din_sop==1 && din_eop==1)begin
                dout_err <= 1;