Fei_Fly的专栏

<br />在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本)：<br />wire bufin  /* synthesis syn_keep=1 xc_props="X" */;<br />具体解释：<br />1、syn_keep=1就是保留这个信号线，是它成为一个instance（synplify的），然后就可以对它添加XILINX的约束属性；<br />2、xc_props=“”是synplify为XILINX保留留的约束属性，可以透传到ISE的实现中去，从而约束实现过程。<br

<br />1、FPGA所承载的信号在板级的流向。<br />      一般板子的走线都是顺着信号流，从一边到另一边，可能会有弯曲，但不会返回，FPGA的管脚分配<br />也应该遵循这一原则，避免出现交叉，环绕等布线方式。<br /> <br />2、FPGA内部BANK。<br />     要熟悉所用FPGA芯片的BANK内部分配情况：有多少个BANK，各个BANK是怎么分布的，支持的电平标准有哪些，要注意FPGA的一个BANK只能工作在一种电平标准下，即同一个BANK的所有IO口只能是相同电平标准