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RSS订阅原创 谈VHDL/Verilog的可综合性以及对初学者的一些建议
一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Hardware Description Language的缩写，正式
2007-04-06 09:50:00
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原创 第一篇文章
做晚和师兄一起吃饭，得知他就是ic版的头号大牛，好生敬仰。立刻上了他的blog一品牛人风采，同时自己也建了一个，希望在与牛人接触的过程中自己也快速成长！
2007-04-05 08:16:00
477
空空如也
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