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原创 芯片封装技术——Wire Bond与Flip Chip
裸芯片技术主要有两种形式：一种是**COB技术**，另一种是**倒装片技术** （Flip Chip）。板上芯片封装（COB），半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线 缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB是简单的 裸芯片贴装技术，但它的封装密度远不如TAB和倒片焊技术。**板上芯片**（Chip On Board, COB)工艺过程首先是在基底表面用导热环氧树脂(一般用掺银颗粒的环氧树脂)覆盖 硅片安放点，然后将硅片直接安放在基底
2021-03-23 16:48:21
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原创 PSRAM Page的概念与跨页访问(RBX) —— AP memory
在使用**AP Memory** PSRAM时，常常会碰到**Page、Page size**的概念，以及**Row boundary crossing**（RBX）功能特性。而Page到底是什么，了解它又有什么意义？本章会从DDR中row、column、bank结构讲解到Page概念，再引入PSRAM page及RBX特性实验。
2020-11-02 17:10:31
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原创 浅谈PSRAM验证的信号完整性问题——AP Memory
用户在验证package封装的IC时，常常会困扰于各种匪夷所思的信号完整性问题，导致IC测试高频上不去或直接结果Fail。本章以**AP Memory**的某款Package封装的PSRAM验证展开讲解，提出在硬件接口上可能遇到信号质量问题，并总结一些相应解决方案。
2020-10-20 17:52:22
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原创 APS6404L-SQH Half Sleep电流测试 —— AP Memory
Half Sleep Mode可使PSRAM进入一个极低功耗的状态，并且保持数据稳定不丢失。
2020-10-13 17:45:42
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原创 一文搞懂缓存Cache
在计算机里，CPU 运算速度快得惊人，每秒能处理数十亿次运算，就像一辆飞速行驶的跑车。但主存传输数据的速度却很慢，好比在拥挤街道艰难前行的车辆。CPU 与主存速度的巨大差距，严重阻碍了计算机高效运行，拖了系统性能的后腿。”Cache 的出现解决了这个问题。它利用两个特性来工作一是( temporal locality)，如果一个数据现在被访问了,那么在以后很有可能还会被访问。---比如你做视频剪辑时反复用的视频片段，它知道这些数据很可能还会被使用；二是。
2025-03-24 00:38:51
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原创 “跨越时代的技术进步：CPU缓存如何塑造了智能手机和智能家居的未来？
的兴起将缓存技术推向更严苛的战场。智能手机处理器需要在指甲盖大小的芯片上平衡性能与功耗，==ARM架构创新的共享缓存设计如同精明的空间规划师——大核与小核共享缓存池，==既保证高性能任务的处理速度，又在待机时关闭冗余模块。==这种分级策略在Core i7处理器上达到新高度，14nm制程下塞入的16MB三级缓存，相当于在邮票大小的面积上建造了存储图书馆。1985年，英特尔首次在80386处理器集成8KB缓存，这个当时仅能存储几十行代码的空间，标志着计算机系统开始建立"短期记忆"。，恰似手工记账的作坊。
2025-03-23 20:10:35
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原创 为何SRAM是电脑的“超能小书架”？一文读懂高速存储的秘密
SRAM（静态随机存取存储器）作为高速存储的核心技术，以其低延迟、高稳定性的特点在计算机系统中发挥关键作用。本文通过类比图书馆管理员与书架的关系，阐释了SRAM作为"近端缓存"的价值——其通过双稳态触发器结构（六晶体管单元）实现数据的快速读写，且无需动态刷新。文章进一步解析SRAM的架构类型：单口SRAM适用于简单场景的单向操作，而双口SRAM凭借双端口设计支持多处理器并发访问，提升了复杂系统的数据交互效率。作为计算机高速缓存（如L1/L2 Cache）的核心载体，SRAM显著缩短了CPU与主存间的数据延迟
2025-03-16 23:32:53
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原创 从 8GB 到 1TB：手机内存、缓存与存储空间，90% 的人没搞懂
例如，当手机内存只剩下 1GB 空间，而此时又需要打开一个新的大型应用时，RAM + 技术可以从存储中划分出 2GB 的空间作为虚拟内存，确保新应用能够顺利启动，并且在一定程度上提升了手机整体的运行流畅度。当 256GB 存储的手机仅剩 10GB 空间时，手机的存储系统需要花费更多的时间来管理和存储新的数据，这就可能导致拍照时出现卡顿现象，因为相机应用在保存照片时需要快速写入数据，而有限的存储空间会影响写入速度。与手机内存不同，电脑内存更侧重于性能的发挥，因为电脑通常连接电源使用，对功耗的担忧相对较小。
2025-03-15 23:49:03
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原创 基于Linux系统的HPS+FPGA联合系统应用实测
文章目录前言一、HPS+FPGA结构图二、使用步骤1.引入库前言在学习完《HPS SoC和FPGA联合使用例程》后（博文中有转载），使用友晶开发板DE10-Standard进行实操，操作对象为常见的小容量IOT PSRAM。一、HPS+FPGA结构图HPS(硬核处理器系统) :925MHz ARM Cortex-A9 MP Core双核处理器1GB DDR3 SDRAM (32位数据总线)千兆以太网PHY，带RJ45接口2个USB主设备端口，普通USB A型接口Micro SD卡槽.
2021-02-04 15:34:11
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原创 Xccela OPI PSRAM之DQS时钟线的设计（二） —— AP memory
文章目录前言一、三态门二、PSRAM INOUT口（DQ/DQS)的使用方法1. Verilog三态表示方法2.数据三态传输总结前言AP Memory Xccela OPI PSRAM是一款小容量，体积，低功耗，高带宽的IOT存储器。了解DQS/DQ的三态传输，会更有助于前期FPGA端样片测试。一、三态门三态门的逻辑符号如下：顾名思义，三态门就是有三个状态的存在：逻辑1，逻辑0，高阻态。而在门电路中，用使能信号EN来控制状态的转变，下面作简单的表示：当EN = 1时，输入端数据A能直接传.
2020-11-27 18:09:55
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原创 Xccela OPI PSRAM之DQS时钟线的重要性（一） —— AP memory
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、DQS信号线的重要性二、使用步骤1.引入库2.读入数据总结前言DQS是OPI PSRAM中的重要的信号线，它是与数据同步的时钟信号线，主控端通过获取DQS的边缘从而准确地抓取数据。 而用户在前期测试OPI PSRAM中，若对DQS信号线使用不当，常常会遇到数据读写错误的情况。本章会以AP Memory PSRAM展开介绍DQS信号线的用途，并简单描述控制器端如何使用DQS线以更好地获取数据。一、DQS信号线的重要
2020-11-15 22:23:08
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原创 基于FPGA的QSPI PSRAM控制器设计及测试实验（3）——Nios II & Memory Test
文章目录前言一、Nios II处理器二、Nios II软件设计1.引入库前言常用的内存测试方法有：固定型故障（Stuck-At Faults)；跳变故障(Transition Faults)；耦合故障(Coupling Faults)；地址译码故障(Address Decoder Faults)等等。本章就以上常用方法及AP Memory PSRAM的部分特性，设计特定的Nios II软件测试程序。一、Nios II处理器Nios II处理器是Intel FPGA片上Sopc的核心，大致设计过.
2020-10-16 15:24:48
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原创 基于FPGA的QSPI PSRAM控制器设计及测试实验（2）——FIFO接口
本章根据QSPI协议，设计了一种针对PSRAM的FIFO数据传输接口。利用预编译的思想，将大部分组合逻辑放于软件端，仅需FIFO interface模块直接将存储好的命令按CLK依次输出即可，极大提高PSRAM的工作频率，但缺点是会引入额外的总线时延，非常适合用于PSRAM功能调试。
2020-10-15 15:55:03
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原创 基于FPGA的QSPI PSRAM制器设计及测试实验（1）——原理
背景：AP Memory QSPI协议的PSRAM最少仅需6根IO完成最高67MB/s带宽的数据传输，可以高性价比满足小型物联网设备使用。PSRAM在SIP或整合到系统板前，为更好的了解PSRAM功能特性，取SOP 8 package封装样品，在Intel FPGA平台进行功能测试。
2020-10-14 16:17:49
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空空如也
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