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FPGA中常见语法综合后的电路与高级编程语言不同，HDL语言与硬件电路密切相关。在编写代码的过程时，不能将高级语言的思想带入到HDL语言书写上面来，而是需要时刻明白自己所写的代码对应的硬件是什么。为此，下面将总结在Verilog语言中常用语法对应的硬件结构。D触发器always @(posedge clk) begin q <=d;end其对应的硬件结构为：if语句if语句在FPGA中会被综合成多路选择器。always @(posedge clk) begin

mif文件/coe文件的创建 在FPGA中使用ROM的应用是十分常见的，但数据较少时，可以直接使用Quartus II 或者Vivado工具直接产生mif文件或者coe文件。但当数据量很大的时，在EDA工具中，一个个输入这是非常繁琐的、不现实的，针对这种情况，一般是使用如matlab、C等高级语言产生mif文件/coe文件，然后添加到EDA工具中。coe文件的创建​ 在Vivado中创建ROM时，需要利用coe文件初始化ROM。下面将创建一个含有正弦波的coe文件。depth =256;