System Verilog随机和约束

随机数组和队列，约束动态数组和队列
示例1
my_trans.sv文件

class my_trans;
    rand bit [3:0]   s_array[7];//非合并数组
    rand bit [3:0]   d_array[ ];//动态数组，使用rand修饰，每次随机化这个类，这个变量都会赋一个值
    rand bit [3:0]   queue[$];//队列，$代表最后一个元素

    constraint  d_array_cons {
   
   d_array.size() > 5; d_array.size() < 10; }//size()内建方法返回数组的当前尺寸
    constraint  queue_cons {
   
   queue.size()==3;}//size()返回队列中元素的数目，队列为空返回为0；
    function void display();
        $display("s_array = %p", s_array);//%p各式符输出指针指向的地址值
	foreach (d_array[i])
	    $display("d_array[d_array[%0d] = 0x%0h", i, d_array[i]);
        $display("queue = %p", queue);
    endfunction
endclass

tb.sv文件

module tb;
my_trans trans;//例化
initial begin
    trans = new()