砚的专栏

过程赋值语句多用于对reg型变量进行复制，过程赋值有阻塞复制和非阻塞赋值两种。非阻塞赋值的符号为：阻塞赋值符号为：=(1)非阻塞赋值的例子：reg c,b;always@(posedge clk)beginb c end (2)阻塞赋值的例子：reg c,b;always @ (posedge clk)beginb = a;

本文主要讨论在Verilog XL平台上提高仿真效率的代码风格。1、尽量使用case语句而不是复杂的if-else结构方法一：使用case语句module CaseMux8 (y, i, sel);     output       y;     input  [7:0] i;     input  [2:0] sel;     reg          y;     wire  

 wire型，意为连线型，一般用于组合逻辑（CL）之中。verilog HDL模块中的输入输出信号类型默认时自动定义为wire型。reg型，意为寄存器型，既可以用组合逻辑实现，亦可用于时序逻辑中，即用触发器（filp-flop）实现。 wire型和reg型在verilog HDL语法中的区别在于，wire型数据通常用assign语句赋值，reg型数据必须被放在过程语句中（如initia