DC脚本学习

1.suppress_message VER-130

屏蔽（VER-130）Warning信息。

2.analyze&elaborate

analyze:分析HDL的源程序并将分析产生的中间文件存于当前工作目录下，（用户也可以自己制定目录）中间文件如 .pvl .syn .mr 等等

elaborate：在产生的中间文件中生成verilog的模块，默认情况下，读取的是当前目录中的文件。

analyze [-library library_name] [-format verilog | vhdl | sverilog] file_list
# library：指定中间结果存放的库
# format：HDL 源文件的类型
# file_list：源代码文件名列表，文件名的指定可以通过TCL的链表命令 {}、“”、[list file_name] 等三种方法之一完成
elaborate design_name [-library library_name] [-parameters param_list]
# deisgn_name：指需要进行描述的设计
# library：用于保存设计的结构级描述
# parameters：指定给设计传递的参数，若省略则参数使用缺省值；参数用“”括起来

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