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RSS订阅原创 GTH / GTY的 RX Buffer Bypass的时钟理解
4. RXUSRCLK2也是RXOUTCLK在Transceiver外部经过BUFG_GT后的全局时钟，根据数据位宽定义，当用户数据位宽与内部数据位宽一致时，RXUSRCLK2与RXUSRCLK频率一致，可以作为同一个时钟。当勾选RX Buffer Bypass功能后，PMA部分的XCLK变成了RXUSRCLK了（如下图绿框部分），与PCS变成同一个时钟域。高速恢复时钟 -> 分频的XCLK -> （相位对齐）-> RXOUTCLK -> RXUSRCLK -> RXUSRCLK2。
2025-01-15 15:08:56
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原创 FPGA复位信号的同步释放的理解
复位释放的时刻与时钟没有固定相位关系，如果释放时刻正好在时钟上升沿附近，可能会导致有部分电路已经释放复位，有部分电路会推迟到下一个时钟上升沿才会释放复位。
2025-01-09 15:57:36
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原创 【开源设计】视频扫描格式转换-FPGA实现-HLS
视频扫描格式通常指的是视频信号是如何在显示器上构建图像的方式。视频扫描格式主要有两种：逐行扫描（Progressive Scan）和隔行扫描（Interlaced Scan）。视频支持的最大分辨率为4096*4096；每次工作前通过参数配置一次分辨率。这里通过HLS开发，生成vivado的ip。最终在FPGA上实现。在DDR中使用192MB空间作为缓存，可以缓存3帧视频。1. 隔行输入转逐行输出。2. 逐行输入转隔行输出。
2024-09-13 10:14:41
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原创 【开源设计】FPGA-伪逆矩阵-LU分解-三角矩阵求逆
VITIS_HLS代码共两套，分别为定点实现和浮点实现。定点数实现整体耗时低于2ms。vivado impl报告。定点实现顶层代码如下。浮点实现顶层代码如下。
2024-06-30 21:24:28
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原创 Xilinx FPGA 重加载 + 动态刷新
本文以Xilinx的v5以及v7系列FPGA为例讲解重加载和动态刷新功能。同时简单描述复旦微FPGA刷新。
2021-07-06 21:42:44
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空空如也
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