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RSS订阅原创 仿真报错ERROR: [VRFC 10-2063] Module ＜bd_d70b＞ not found while processing module instance ＜inst＞
使用modelsim和vivado simulator仿真都报了相同的错误，最终解决方法是在simulation配置界面修改了simulator language ：mixed改为verilog。
2025-04-08 08:55:46
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原创 vivado生成的xsa文件非常大
通过reset_sim这个TCL命令，清空sim下的缓存数据后，生成的xsa文件只用800多K了；vivado生成的xsa文件非常大，有几个G。原因：在仿真的过程中，产生很多数据缓存。
2024-09-30 16:43:13
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原创 将notepad++添加到注册表方法
在平台搜出了很多关于此问题的文章，互相有些差异，最后使用以下注册表成功设置，贴出来记录一下，参考了多人，在这里不再贴出。注意需要把路径改为自己的安装路径。
2024-09-14 10:08:55
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原创 xilinx bank中DBC和QBC的理解
在ultrascale中每个bank分成4个byte lanes T0、T1、T2、T3。每个byte lanes被分为上下两个nibble。T1和T2中包含QBC，也可能支持QBC和GC；T0和T3中上下nibble中都包含DBC；QBC：可用于bank内所有byte lanes；DBC：仅可用于byte lane内部；GC：全局时钟，可以用于PLL和MMCM。
2024-07-03 13:48:51
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原创 xilinx vitis编译报错 .h文件No such file or directory
别人创建的2018工程，自己搞过来升级到2019版本后，导出xsa文件，在vitis中建立工程一直编译报错。最终解决方法：路径太长，修改路径后解决。
2024-06-29 16:06:04
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空空如也
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