计组第五章-中央处理器

该博客围绕CPU展开,介绍了其功能与基本结构,包括运算器和控制器。阐述了指令执行过程,如指令周期、执行方案等。还讲解了数据通路的两种方式,对比了硬布线和微程序控制器的工作原理及区别。最后介绍了指令流水线的定义、执行方式、影响因素等内容。

目录

本章总览

一、CPU的功能和基本结构。

(1)CPU的功能。

 (2)运算器的基本结构。

(3)控制器的基本结构。

 (4)CPU的基本结构。

 (5)本节回顾。

二、指令执行过程。

(1)指令周期。

(2)指令周期的数据流。

(3)指令执行方案。

(4)本节回顾。

 三、数据通路的功能和基本结构。

(1)CPU内部单总线方式。

(2)CPU内部单总线方式例题。

(3)专用数据通路方式。

(4)专用数据通路—例题。

(5) 本节回顾。

 四、控制器的功能和工作原理—硬布线。

(1)控制器的结构和功能。

 (2)控制单元的输入和输出。

 (3)硬布线控制器。

 (4)CPU的控制方式。 

 (5)微操作时序安排。 

 (6)组合逻辑设计。

 (7)画出逻辑图。

 (8)硬布线控制器设计步骤。

 (9)本节回顾。

 五、控制器的功能和工作原理—微程序。

(1)微程序的基本思想和结构。

 (2)控制存储器。

(3)微指令的格式和编码方式。

 (4)微指令的地址形参方式。

 (5)微程序控制的基本概念。

 (6)微程序控制单元设计。

(7) 微程序设计分类。 

(8)硬布线和微程序的比较。 

(9)本节回顾。

六、硬布线与微程序区别理解。

七、指令流水线。

(1)指令流水线的定义与执行方式。

(2)指令流程图、时空图。

(3)吞吐率、加速比、效率。

(4)流水线的机器周期设置。

 (5)影响流水线的因素。

 (6)流水线的分类。

(7)流水线的多发技术。

 (8)本节回顾。​


本章总览

一、CPU的功能和基本结构。

(1)CPU的功能。

1、指令控制:控制指令的执行,包括取指令,分析指令,执行指令的操作(思考在取指周期中是谁让(PC)->(MAR)的?)

2、操作控制:控制根据指令形成的操作信号,并将其送入相应的部件,进而操作这些部件进行相应的操作。(操作控制:控制对应的设备完成指令给出的操作)

3、时间控制:对各种操作进行时间上的控制

4、数据加工:对数据进行算数逻辑运算

5、中断处理:对计算机运行过程中的异常情况和特殊请求的处理

 (2)运算器的基本结构。

(3)控制器的基本结构。

 (4)CPU的基本结构。

 

 (5)本节回顾。

二、指令执行过程。

(1)指令周期。

(2)指令周期的数据流。

 

(3)指令执行方案。

单指令周期:每个指令周期一样。

多指令周期:指令周期可以不同。

流水线方案: 每个时钟周期启动一条指令,多条指令同时运行。

定长机器周期。

不定长机器周期。

(4)本节回顾。

 三、数据通路的功能和基本结构。

(1)CPU内部单总线方式。

内部总线:同一个部件内部的总线。

系统总线:连接不同部件的总线。

(2)CPU内部单总线方式例题。

(3)专用数据通路方式。

(4)专用数据通路—例题。

 

(5) 本节回顾。

 四、控制器的功能和工作原理—硬布线。

(1)控制器的结构和功能。

 (2)控制单元的输入和输出。

 (3)硬布线控制器。

 (4)CPU的控制方式。 

同步控制方式。

异步控制方式。

联合控制方式。

 (5)微操作时序安排。 

 (6)组合逻辑设计。

 (7)画出逻辑图。

理解感悟:整个电路有三条路(取指令,间址,执行,因为三个周期都可能有M(MAR)—》MDR这个操作),三条路进去之后,然后里面的是操作的命令,只要结果有一个是真的(里面的与非电门都是独立的),就可以执行这个微操作,即发出微操作控制信号(M(MAR)—》MDR)。

 (8)硬布线控制器设计步骤。

 (9)本节回顾。

 五、控制器的功能和工作原理—微程序。

(1)微程序的基本思想和结构。

机器指令-微程序-微指令-微命令-微控制。

 (2)控制存储器。

(3)微指令的格式和编码方式。

水平型微指令:直接编码(直接控制)方式、字段直接编码方式、字段间接编码方式。

垂直型微指令:类似机器指令。(一种状态代表一个指令,n**2个指令)

 (4)微指令的地址形参方式。

 

 (5)微程序控制的基本概念。

 (6)微程序控制单元设计。

(7) 微程序设计分类。 

(8)硬布线和微程序的比较。 

(9)本节回顾。

六、硬布线与微程序区别理解。

硬布线:是电信号通过电路后满足条件就产生微操作控制信号(微操作的顺序也是通过电路实现,比如该步骤或该段时间有这个微操作,就满足条件)
微程序:是按照顺序执行微指令时产生对应的微操作控制信号(微指令00011(xx操作),则执行00011时就产生该控制信号)

硬布线是直接执行命令产生控制信号(不好改变,且电路复杂无序,不好分辨,微操作步骤靠电路实现,电路复制),微程序是取出微指令后执行产生控制信号(电路清晰,好分辨,微操作步骤有序,设计简单)

七、指令流水线。

(1)指令流水线的定义与执行方式。

计算机流水线技术指的是对CPU内部的各条指令的执行方式的一种形容。

顺序执行方式

一次重叠执行方式

二次重叠执行方式

(2)指令流程图、时空图。

(3)吞吐率、加速比、效率。

(4)流水线的机器周期设置。

防止当前指令影响到上一条指令。(同时执行几条指令,利用刚空出来的硬件资源)

 (5)影响流水线的因素。

资源冲突、数据冲突、控制冲突。

 (6)流水线的分类。

(7)流水线的多发技术。

 (8)本节回顾。

<think>嗯,用户希望设一道算机考研408难度的综合大题,要求涵盖存储系统、指令系统和中央处理器三大模块。这需要设一个既能考察基础概念又能体现系统级思维的题目。 用户可能是正在备考的算机专业学生,需要模拟真实考试中的综合题型。从用户要求看,题目需要满足:1)覆盖三大知识模块 2)包含算和理论分析 3)设置合理的难度梯度 4)最后生成相关问题。 考虑设一个以Cache-主存-磁盘三级存储体系为背景的题目,结合指令执行过程展开。具体框架如下: 第一部分存储系统:设置Cache参数(相联映射),要求算标记位、分析缺失率,并延伸到磁盘访问(涉及簇和扇区转换) 第二部分指令系统:给出RISC-V指令,要求分析指令格式、寻址方式,并转换为机器码 第三部分CPU:结合流水线冲突分析,算吞吐率,并设微程序控制器逻辑 题目难点在于:1)Cache地址映射的算 2)流水线冲突的时序分析 3)微指令设的逻辑整合。答案需要分层解析,对每个子问题给出公式推导和文字说明。 最后生成的相关问题要覆盖:1)存储系统优化 2)指令扩展设 3)CPU性能提升方法,形成知识闭环。特别注意所有公式必须用$$...$$格式,如Cache地址映射算:$$号 = \frac{主存块号}{Cache数} \mod 数$$</think>以下是一道算机成原理考研408难度的综合题,涵盖存储系统、指令系统和中央处理器三大模块,包含算、分析和设题型: --- ### **综合题:存储系统与CPU协同工作分析** 某32位算机系统采用三级存储结构,相关参数如下: 1. **Cache**:4路相联,总容量64KB,块大小64B 2. **主存**:按字节编址,容量1GB 3. **磁盘**:扇区大小512B,文件系统簇大小4KB 4. **CPU**:5级流水线(IF-ID-EX-MEM-WB),支持RISC-V指令集 **问题1:存储系统算**(12分) (1) 算Cache的数、内块数,并给出主存地址划分(标记位、索引、块内偏移) $$数 = \frac{Cache总容量}{块大小 \times 相联度} = \frac{64KB}{64B \times 4} = 256$$ $$地址划分:标记位=32-(\log_2{256} + \log_2{64}) = 32-(8+6)=18位$$ (2) 若某程序连续访问内存地址序列:`0x0000_1000, 0x0000_1040, 0xFFFF_F000`,分析Cache命中情况(假设初始Cache为空)[^1] **问题2:指令系统分析**(10分) 给定RISC-V指令: ```asm ld x1, 0(x2) ; 加载指令 add x3, x1, x4 ; 加法指令 beq x3, x0, LOOP ; 分支指令 ``` (1) 指出每条指令的寻址方式 (2) 若`ld`指令访问的物理地址为`0x1000`,分析其跨越Cache块情况(需给出算过程) $$块内偏移 = 0x1000 \mod 64 = 16$$ $$因64B块大小,地址0x1000未跨块$$ **问题3:中央处理器**(18分) (1) 分析以下指令序列的流水线冲突类型,并给出解决方案: ```asm ld x1, 0(x2) add x5, x1, x3 sub x6, x5, x4 ``` > **数据冲突**:`add`依赖`ld`的x1,需插入气泡或转发(但加载延迟无法转发)[^3] (2) 设微程序控制器逻辑,完成`beq`指令的执行: ① 微操作流程:`PC→MAR→MEM→MDR→IR` → 比较操作数 → 算目标地址 → 更新PC ② 微指令格式设(包含控制字段、下址字段) $$微指令长度=操作控制字段(30位) + 下址字段(8位) = 38位$$ (3) 若时钟频率2GHz,执行100条指令时流水线加速比算: $$理想加速比 = \frac{5 \times 100}{5 + 99} = 4.81$$ --- ### **相关问题** 1. **存储系统**:若将Cache改为全相联映射,地址划分和访问效率会有何变化? 2. **指令系统**:RISC-V的`ld`指令遇到缺页异常时,操作系统如何处理? 3. **中央处理器**:在5级流水线中,如何通过重排序消除`beq`指令的控制冲突? 4. **综合优化**:当程序访问磁盘文件(簇大小4KB)时,Cache块大小设置为多少能最大限度减少缺页次数? > **答案解析提示**: > - **问题1(2)**:地址`0xFFFF_F000`因高位不同导致Cache缺失 > - **问题3(1)**:采用**加载延迟槽**或**乱序执行**解决LOAD-USE冲突[^3] > - **微程序设**:下址字段长度由CM容量决定($2^8=256$条微指令)[^3] --- **设依据** 1. 存储系统覆盖Cache映射、地址转换、存储层次[^1][^2] 2. 指令系统融合寻址方式、异常处理、指令格式[^2] 3. CPU设包含流水线冲突、微程序控制、性能算[^3] 4. 综合题分值分布(40分)符合考研大题标准,算与分析结合考察深度理解 > 引用文献说明: > [^1]: 存储层次结构及Cache参数设(第一章 算机系统概述) > [^2]: RISC-V指令集与寻址方式(第四章 指令系统) > [^3]: 流水线冲突及微程序控制器(第五章 中央处理器
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