CPU搭建之verilog篇（未完待续）

1. verilog 部分报错及对应bug所在
   有时 verilog 给出的报错信息比方说
   Line 61: Syntax error near”’”，但在61行根本就没有”’”,其实是该行有一个宏，是宏定义出现错误。
2. http://excamera.com/sphinx/fpga-verilog-sign.html 关于verilog中signed 与unsigned的用法可以参考上述链接里的博客。
3. 有时忘记定义中间连线的wire变量，但程序却正确运行，原因是如不显式申明，verilog默认出现的变量是wire型。
4. 出现运算符时要时刻注意操作数加不加$signed()
5. 错误信息经过 ISE 自动定位后,一般出现在左边。不要被near迷惑。
   比如Line 20: Syntax error near “assign”. 错误应该出现在left of assign，不要在right of assign寻找错误。