JohnYork的专栏

以verilog和SystemVerilog示例代码说明如何实现FPGA内部的输出数据总线功能

如何应用interface实现多个数据在数据总线上的打包传输

Quartus II以及后来的Quartus Prime（截止本文写作时其最新版本是v16.1）是Altera公司为自家FPGA编写的集成开发环境，包括编译、综合工具。工具不错，但对SystemVerilog的支持实在槽点多多，下面仅列出本人遇到的5个无力吐槽的编译器大BUG：1.不支持在interface中声明interface的实例示例代码：interface test_if #( pa

使用SystemVerilog语言近2年了，期间踩坑无数，其中最大的一个坑便是常数函数了。头破血流的一点点经验，总结于下：1.变量声明和变量赋值应分别书写（适用于QuartusPrime）。例如：package example_pkg;function automatic foo_bad_constant_fun(int arg0); int var0 = arg0 + 4;// 声明和赋值