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RSS订阅原创 Verilog多种方式实现三人表决器
补充FPGA查找表LUT基础知识。1、结构化描述方式 2、数据流方式 3、行为级描述方式（抽象级别最高，概括性最强） 4、混合描述
2023-01-04 20:33:00
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原创 Verilog语句1-2
一般用在initial语块中，用disable跳出循环。，再将得到的值与下一位异或，重复多次，便可得到0或1，得0说明有偶数个1，得1说明有奇数个1。注意：防止生成锁存器，用了if语句就加上else，用了case语句就加上default。for(循环指针=初值；循环指针=循环指针+步长值)end之间是多条语句时，不省略，只有一条时可省。③casex有z或者不定值x，则不考虑这些的比较。②casez中有高阻值，不考虑有高阻值位的比较。①case语句中每个值都是确定的0or1；表达式) begin 语句。
2023-01-04 14:33:37
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原创 Verilog HDL基础语法1-1
一、语法特点及规则①Verilog采用模块化结构，数据类型和变量、基本运算符等基本语法，语法类型和C语言很相似。②每行只写一个声明语句或说明，每个Verilog HDL源文件中只能写一个顶层模块，也不能把一个顶层模块分成几部分写在几个源文件中。③源文件名字和文件内容有关，最好与顶层文件同名，命名时，第一个字符为字母或下划线。
2023-01-04 13:33:58
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原创 Verilog与FPGA序章
硬件描述语言（HDL）：高级程序设计语言，以文本形式来描述数字系统硬件结构和行为的语言。可以用来描述逻辑电路图、逻辑表达式、复杂数字逻辑系统的逻辑功能。IEEE推出两种标准：VHDL和Verilog HDL。
2023-01-04 11:43:29
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原创 C语言——字符串和字符数组的区别及字符串的赋值
几点区别：1.一维数组中不一定存放字符串，但字符串一定要存放在一维数组里。2.字符数组的每一个元素可存放一个字符，但它并不限定最后一个字应该是什么。3.不可以用赋值语句将字符串常量或其他字符串赋值给字符串变量。如str1=str2,，错误。a[4]={'a','b','c','d'}如果以单引号赋值，输出得到的是多个字符。——即为字符型数组。但字符串a[4]="abcd"是不合法的。双引号只能赋字符串。改为a[4]="abcd"（这里数组元素少于多于字符个数，并不是赋
2022-02-03 16:34:37
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原创 C语言——数组的一些规则
给字符数组赋初值时赋字符串：对于一个数组char b[6]={'a','b','c','d'};sizeof(b)=6strlen(b)=4可见，sizeof是对数组的空间测量大小，所定义的a为多少，sizeof即为多少。而strlen可以测量字符数组的字符串个数，但定义的元素个数一定得多于所赋值的字符串个数。如a[4]={'a','b','c','d'}这里的sizeof仍然为4，但strlen为随机值。a[ ]={'a','b','c','d'}此时，因为字符串后..
2022-02-03 16:32:10
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空空如也
现代电路零极点问题，是由哪些元件在什么频率产生
2023-10-16
comsol中使用单元周期性时，为什么要设置边界对？创建载荷组有什么作用？
2023-10-11
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