MCDF实验1：列王的纷争（从verilog到SV的入门lab1）

前言：修改实验0传送数据的方式，并将验证结构修改的更加合理。
种一棵树最好的时间是十年前，其次是现在。不是吗？

看之前的实验0来思考这几个问题：

1. 修改tb0.v 为 tb0.sv ,编译仿真，查看仿真行为是否同tb1.v的仿真行为一致？

两次仿真行为一致，说明编译器对 SV 的语法和Verilog语法是全部兼容的。

2. 将tb0.sv中的信号变量类型由reg或者wire 修改为 logic 类型， 再编译仿真，查看行为是否同修改前的一致呢？这是为什么？

没有变化，仿真行为一致，说明在SV中， reg 和 wire 类型都可以简化为 logic类型。

3. 在2的基础上，将 rstn 的类型由logic 修改为 bit 类型， 再编译仿真，行为是否同步骤2）的一致？这是为什么？

复位信号（rstn）的拉低由第一个时钟下降沿（也就是程序里的10ns）变为了时钟一开始就拉低，因为 bit 是二值类型，默认没有给值的时候是0，然后拉低就一直是0， 而 logic 是 四值类型，一开始没有给值，默认是X, 然后经过10ns 被拉低。

4. 在实验0中，产生时钟的信号与复位信号分别在两个initial块中，可以放在一起吗？

不可以放在一个initial 块中，放在一起的话，如果时钟信号放在前面，仿真波形里面只会产生clock时钟信号，并没有产生复位信号。’因为多个initial块是并行的，在initial块内部的执行顺序是串行的，执行clk_gen()时，forever会一直执行，不断产生时钟信号，导致rstn_gen()方法无法调用执行。

5. 如果将 ` timescale 1ns/1ps 修改为 timescale 1ps/1ps, 那么仿真中的时钟周期是否发生变化？这是为什么？

左边的1ns 是时间单位，右边的1ps 是时间精度改为 1ps/1ps，时间单位变为了1ps, 时钟周期也就变为了40ps。

6. 任务task 和 函数function。 task 和 function 一样，是需要被调用的，不调用不执行，必须被过程块调用（initial 和 always）。

实验1 lab1

实验1在实验0的基础上做了改变

• 实验0产生数据，是通过任务chnl_write给slave输入几个固定的数据，按实验1写的当需要发送100个数据是不是要写100行？所以在实验1对这做了升级，采用动态数组。
• 在实验0的tb文件中，既包括了task的声明也包括了模块的例化，当需要定义多个task时，不方便别人阅读，所以把task单独放在一个模块中，最后在tb文件中例化。

结构框图如下：

• 框图最上边是chnl0_arr[]、chnl1_arr[]、chnl2_arr[]三个动态数组，三兄弟产生数据后，调用模块chnl_init 中的方法，把数据传输给channle。 实现了数据的输入，最后检测arbiter的输出。
• 与实验0相比框图变复杂了，但可实现的功能变多，结构也清晰了。

1. 修改产生数据方式

在实验1将使用动态数组产生100个数据， 将他们读取并发送给三个slave。

logic [31:0] chnl0_arr[];//定义动态数组
logic [31:0] chnl1_arr[];
logic [31:0] chnl2_arr[];
 
//  为动态数组生成100个数据
initial begin
  		chnl0_arr = new[100];  //动态数组的例化 
	 	chnl1_arr = new[100];
 		chnl2_arr = new[100];
 		foreach(chnl0_arr[i]) begin  //foreach遍历数组， chnl0_arr[0] = 'h00C0_00000 + 0;， chnl0_arr[1] = 'h00C0_00000 + 1;以此类推。
    	chnl0_arr[i] = 'h00C0_00000 + i;
		chnl1_arr[i] = 'h00C1_00000 + i;
		chnl2_arr[i] = 'h00C2_00000 + i;
end

2. 修改验证结构

• 为了实现清晰的验证结构，将DUT和task产生数据之间划分。
• 将chnl_write() 封装在新的模块中，最后在顶层模块中例化三个chnl_initiator 实例 chnl0_init, chnl1_init 和 chnl2_init 。 发送激励（stimulator）给每个channel 。
• 并在模块 chnl_initiator 中定义了三个方法set_name() ，chnl_write() 和 chnl_idle()。

chnl_idle() ：实现一个时钟周期的空闲 ，在该周期中，ch_valid 应为低， ch_data应为0。

task chnl_idle();
    @(posedge clk);
    ch_valid <= 0;
    ch_data <= 0;
endtask

chnl_write() ：实现一次有效的写数据，并随后调用 chnl_idle() 来 实现一个