iteye_8379的博客

奇数倍分频有多种实现方法，下面介绍常用的错位异或法的原理： 以下是一个3分频电路的verilog代码：[code="java"]module clk_div_3(clk_in, rst_n, clk_out); input clk_in; input rst_n; output clk_out; reg [1:0] cnt_p, cnt_n;...

CPLD/FPGA同步电路具备最稳定的工作状态和工作性能，因此经常需要将外部输入的异步信号进行同步处理（与系统时钟同步）和整形（将输入信号由不规则波形提取为具备一个时钟周期长的脉冲信号） 同步整形的基本方法就是通过时钟对异步信号连续采样得到同步信号，然后由前后两次的同步采样进行逻辑组合得到整形输出。 以下是一个利用上升沿完成信号同步整形的设计：[code="java"]modu...

4位串行进位加法器： 全加器的算法为： S = X ^ Y ^ C_in ; C_out = X*Y + X*C_in + Y*C_in ;对应的verilog代码为：[code="java"]module adder_4bits(A, B, C_in, S_out, C_out); input [3:0] A; input [3:0] B;...

[color=darkred][size=medium]此抢答器用异步时序电路实现。[/size][/color][size=medium]异步时序电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码器、FIFO和异步RAM的读写控制信号脉冲。除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路状态的改变由外部输入的变化直接引起。由于异...

[color=darkred][size=medium]三态缓冲器也称三态门，其典型应用是双向端口，常用于双向数据总线的构建。 在Verilog HDL中，inout型双向端口信号不能被定义成reg型变量，因此在always块内不能被直接赋值使用。 由于现在FPGA设计和外部存储器或CPU数据交换的频繁运用，以及引脚资源有限，使用双向端口设计可以成倍地节省数据引脚线，所以利用Ver...

[color=darkred] [size=medium]所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。 如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者...

[color=darkred] [size=medium]在实时信号处理中，常常要用到多位数字量的加法运算，但串行加法器速度较慢，超前进位加法器则能满足要求，且结构并不复杂。现在普遍使用的并行加法器是超前进位加法器，只是在几个全加器的基础上增加了一个超前进位形成逻辑，以减少由于逐步进位信号的传递所造成的时延。 具体的算法为： S_i = x_i ^ y_i ^ C_i; ...

[color=darkred][size=medium]1. 串行乘法器两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。[/size][/color]对应的HDL代码为：[code="java"]module multi_CX(clk, x, y, result); input clk; input [7:0] x, y; output [15:0...