Verilog例化时的参数传递

最新推荐文章于 2025-04-23 22:46:28 发布
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本文链接：https://blog.youkuaiyun.com/iteye_7333/article/details/81886660
本文介绍了Verilog中三种参数传递方法：使用module_name#传递参数、defparam指令定义参数及在实例化时指定参数名和值。这些方法适用于在Verilog模块间传递parameter类型的变量。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

【原文】http://www.fpganotes.com/post/32/

类似VHDL的Generic语句，Verilog也可以在例化时传递参数

例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances

传递的参数是子模块中定义的parameter。

传递的方法：
1、module_name #( parameter1, parameter2) inst_name( port_map);

2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);

用#方法和port map的写法差不多

3、defparam
defparam heirarchy_path.parameter_name = value;
这种方法与例化分开，参数需要写绝对路径来指定

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