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2009年07月31日
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LL(1)语法分析（java）
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等精度模块具体分析一下，他与直接测量有什么区别，多了哪些内容module dds_DirectFre_seg( input sys_clk , //系统时钟50MHz,20nS input sys_rst_n , input clk_test_in , //被测信号输入口 PIN_T11（P13 12脚） input [3:0] key, output [6:0] seg, // 七段数码管显示输出 output [7:0] digit, // 选择的数码管位选输出 output clk_test_out, //被测信号输出口 PIN_T10（P13 11脚） output dac_mode, // D/A工作状态设置 output dac_sleep, output dac_wra, output dac_clka, output [7:0] dac_data_a ); parameter CNT_X = 28'd12499999, CNT_5X = 28'd62499999, CNT_6X = 28'd74999999; reg [27:0] cnt; //系统脉冲计数器 reg Tg1S; //软件闸门 reg [31:0] fx_counter; //输入脉冲信号计数器 reg [63:0] freq; //测频值 reg [31:0] freq_buf0; //对系统时钟计数 always@(posedge sys_clk or negedge sys_rst_n) if(!sys_rst_n) cnt <= 28'd0; else if(cnt == CNT_6X) cnt <= 28'd0; else cnt <= cnt + 28'd1; //产生宽度为1s的闸门Tg1S always@(posedge sys_clk or negedge sys_rst_n) if(!sys_rst_n) Tg1S <= 1'b0; else if(cnt <= CNT_X || cnt > CNT_5X) Tg1S <= 1'b0; else Tg1S <= 1'b1; //对被测脉冲信号计数fx_counter always@(posedge clk_test_in or negedge sys_rst_n) if(!sys_rst_n) fx_counter <= 32'd0; else if(Tg1S == 1'b0) fx_counter <= 32'd0; else if(Tg1S == 1'b1) fx_counter <= fx_counter + 32'd1; //闸门信号Tg下降沿取数进行显示 always@(negedge Tg1S or negedge sys_rst_n) begin if(!sys_rst_n) begin freq <= 32'd0; end else begin freq <= fx_counter; end end //例化按键DDS模块 dds_key dds_key_inst( .clk(sys_clk), .rst(sys_rst_n), .key(key), .dac_mode(dac_mode), .dac_sleep(dac_sleep), .dac_wra(dac_wra), .dac_clk(dac_clka), //取最高位作为频率测量计数脉冲，其频率值与DDS输出信号相同 .ad_clk(clk_test_out), .data(dac_data_a) ); //例化显示模块 display_module display_module_inst( .freq (freq), .clk (sys_clk), .seg (seg), .digit (digit) ); endmodule
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程序实现给定文法的LL（1）分析
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编译原理--递归下降语法分析源代码(C Language)
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11-09 6654
    花了一晚上写的编译原理作业,递归下降语法分析,实现i字符进行的+ - * / 操作,错误跳出(未完善错误提示),语法分析过程.  现把源程序贴出来,时间仓促,难免有错误请给与指正.  运行,例如输入:i+i#                             ---------------------------#结束---------------------------
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