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一段具有有效起点(reg1 clock pin)及有效终点(reg2 D pin)的path路径上存在一个buf，此buf的输入输出pin名为in和out。那么如果设置如下sdc约束，会导致报reg1/CK -> reg2/D timing时，显示no path的结果。比如如下两种情况： 1. set_max_delay/set_min_delay -to buf/in 2. set_disable_timing -from buf/in -to buf/out。

SDC是如何炼成的？时钟定义篇 - 附create_generated_clock花式定义方法！ - 春风一郎 - 博客园

data arrived time >> data require time, 所以，hold time 时序很容易满足。所以，静态时序分析时，用于setup检查的时间为T/2， 数据传输到capture（UFF3）触发器的时间只有T/2。起始点 startpoint：UFF5，下降沿触发。起始点 startpoint：UFF5，下降沿触发。结束点 endpoint：UFF3，上升沿触发。结束点 endpoint：UFF3，上升沿触发。

DDR（Double Data Rate）接口：输入数据在时钟的上升沿和下降沿同时传输，因此需要对时钟的上升沿和下降沿分别设置输入延迟。，工具会自动认为输入信号的延迟是相对于时钟的上升沿。假设设计中有一个输入端口。的下降沿，并且延迟时间为 2ns。输入信号的延迟是相对于时钟。默认情况下是基于时钟的。

一般情况在 MUX 后已经创建了两个输入各自的生成时钟，并且在时序分析中设置了。

指定这种类型的generated_clock的source latency只包括主时钟通过组合逻辑传播的路径。，而不会包含任何经过时序元件（如触发器或锁存器）或其他派生时钟的路径。

个人理解，经过多级组合逻辑后到达一个时序逻辑（例如触发器或寄存器），值对于后续reg2reg路径的影响是有限的，但仍然存在。

首先，min_pulse_width, 是检查时序逻辑中clock信号的高电平与低电平的宽度是否超过了规定的最窄宽度。对于这个check，是不能够忽略的。理论上必须fix。但是由于在signoff是会加一些derating，uncertainty， 以及各种corner，因为存在一定的margin，所以，如果有违例，但是芯片回来却没有问题，也不必惊讶，那是因为这些违例尚在margin的覆盖范围之内。强烈建议不要带着mpw违例进行signoff，而如果必须如此，需谨慎评估风险。

在SDC（Synopsys Design Constraints）约束中，和是用来定义时钟组之间的关系的。：指定一组时钟是物理上互斥的，即这些时钟不能同时活动。这在设计中有物理约束的场景中使用，例如在一些功耗管理策略中，不同的电源域中的时钟可能是互斥的。：指定一组时钟是异步的，即这些时钟之间没有时序关系，时序分析工具不需要分析这些时钟之间的路径。这通常用于不同时钟域之间的约束，明确告诉时序分析工具不需要跨时钟域的时序分析。

在时序分析中，和是与异步复位和异步置位信号相关的两个重要参数。它们用于确保复位或置位信号不会干扰时序路径的正确工作。

所谓异步复位同步释放，就是在rst_n信号为低时，立刻进行复位，即复位信号与时钟相互独立；当reset信号为active的时候，寄存器在下一个时钟沿到来之后被复位，时钟沿到来之前寄存器还是保持其之前的值。在resetn释放时，两个DFF的recovery/removal可能都出现不满足的情况，当reset信号为active的时候，寄存器立刻被复位，与时钟沿到来与否没有关系。对一个芯片来说，复位的主要目的是使芯片电路进入一个已知的，确定的状态。在一般情况下，芯片中的每个触发器都应该是可复位的.

是在第二个触发沿到来时，前一级亚稳态输出已经稳定且稳定为高电平情况下的时序，如果在第二个触发沿到来时，前一级输出的亚稳态还未达到稳定，则电路还是处于亚稳态状态（概率不大），所以两级触发器电路并不能完全消除亚稳态问题，但是可以极大改善亚稳态。由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。异步复位，同步释放就是指在复位信号到来的时候不受时钟信号的同步，而是在复位信号释放的时候受到时钟信号的同步。

若Setup Slack為正，表示Data Required Time在Data Arrival Time之後，所以一定滿足Setup Time，反之若Setup Slack為負，則表示Data Arrival Time在Data Required Time之後，所以一定無法滿足Setup Time。如果前级驱动够强劲，电路就能按照趋势变化下去，一定时间后该点的值就会变化为“正确值”，如果驱动不够强劲，电路就会恢复之前的值，最终得到何值是不可控的，所以我们要避免亚稳态。但这种信号并不存在。

当CK为0即低电平时，master FF处于透明状态，D数据通过master FF，而此时slave FF处于阻断状态，维持Q端数据不变，master FF锁定D的过程中，D必须保持不变，这样master FF所存的数据才是可靠的，可知的，那么这段电平由低变高之前，D通过master FF的时间就是setup time吗？当CK为高电平时，TG1打开，TG2关闭，D端数据通过TG1，到达TG2的输入端，而TG2处于关闭状态，Q端数据直接来自于TG1的输出，即D=Q，数据传输需要经过TG1，N2和N3。