hjc19951212的博客

原创 带使能端的寄存器（verilog设计）

分享一下带使能端的D触发器的设计 module reg_A(Ain, Clock, R, Q); input wire Ain; input wire Clock; input wire [15:0] R; output reg [15:0] Q; initial Q =0; always@(posedge Clock) begin if(Ain == 1) Q <= R; else Q <= Q;