HGGshiwo的博客

仿真问题：可能是设置了断点在退出时没有删除。解决方法：在\XX\XX.sim\sim_1\behav\xsim\xsim.dir\XX_behav里面找到TempBreakPointFile.txt，删除第一行以后的内容。综合问题：Currently Vivado Synthesis does not support a loop limit that is determined by a dynamic variable.This feature will be supported in a fut

1.进制转化的时候算仔细2.SOP只要写乘和或形式，Sum of minterm需要严格出现每个变量3.SOP化POS：不断用x+yz=(x+y)(x+z)即可4.卡诺图记不住顺序就看心情画，注意不要漏项。圈的时候先圈一个大的，然后从没圈的开始，不然容易重复圈5.质蕴含项是最大的不被包括的子集，按照这个找。estional的是某个点只被其中一个包括的6.设计逻辑电路，按照给的元件。如果没说有多路复用器之类的，就画真值表，写逻辑表达式化简7.看的AB+A'C这种，马上想到是选择器。

进制转换任意进制转十进制：加权求和法，每位权值为，累加即可十进制转2进制：高位减去权值即可。其余进制由二进制转2，8，16进制转换：8进制16进制每位分别对应二进制3，4位，注意小数部分先补0至3，4位再转换转2进制：按照权值分布：128 6432 16 8 4 2 1 0.5 0.25 0.125得到：1 0 1 1 1 1 0 1.1 0 1转8进制：二进制小数已经为3位，则：275.5转16进制：后面补0：1011 1101. 1010则：BD.A加减乘除如果...

逻辑化简记住几个特定的方法：1.德摩根律2.分配律和结合律3.高级分配律:4.(三项每项两变量的类轮换对称式，将其中一项乘上1)5.1加上任何变量为1化简两项分别应用高级分配律得到：应用分配律得到：对AB和第一二项使用高级分配律得到：对第一项和最后一项用高级分配律得到：应用2，4项结合律得到B，则Canonical FormsSOP:析取范式：即sum of mintermPOM：合取范式，即prod of maxtermMinter...

设计过程1.写出真值表，使用卡诺图化简表达式（每一位输出都需要单独写，注意加上无关项）2.看哪些可以作为一个整体，再次化简的。3.画出电路图。Map1.将所有的门转换成非门+或非/非门+与非的组合。（替换and和or）2.如果总线内每一根都有非门，则将总线内的非门移到总线外3.将两个非门去掉组合逻辑使能函数如果,EN=1则使能，F输出X,否则输出0/1Decoder（译码器）将一个二进制转化为一个输出1-2译码器2-4译码.

和组合电路不同，当输入改变时，输出并不会马上改变。而是需要时钟信号改变时，输出会更新。需要时序电路的原因很简单：当我们需要一个循环时，我们希望控制循环的变量是离散的。如果i=1时进行循环，如果i=1的时间较长，可能会循环多次（由电路内部的延时决定）但是如果是i的上升沿进行循环，可以给i的脉冲信号，方便控制循环的次数。元件锁存器当时序信号高时输出，时序信号低时将新的输出"锁住"。对应的verilog描述为always@(clk)begin....endD锁存器，.

寄存器基本组成一般使用load信号选择将寄存器的值重新加载或者加载原来的值。而不使用停掉时钟信号而产生时序问题。符号约定寄存器名称：数字和字母表示。寄存器的位数：括号中的数字表示，特别有H代表高位数一半，L代表低位数一半。箭头代表数据的转移括号内的字母代表内存地址。if(K1) R1<-R2 缩写为：K1:(R1<-R2)冒号左侧的式子为逻辑1时，进行冒号右边的式子，否则不进行。sl：逻辑左移，填0sr：逻辑右移，填0寄存器的转移K1:

序号报错解决方案1Port connections cannot be mixed ordered and named使用实例的时候.()的.没有加2module instantiation should have an instance name匿名调用组件，应该在实例后增加组件名3Instantiating < XXX > from unknown module < XXX >moudle内代码的名字和文件名不一致，如果改了还是不行，...