计算器仿真实验

计数器仿真实验 1

1.电路结构RTL设计图：

2.Quartus扫描生成的电路RTL图：

3.Verilog代码：

module counter6(CLK,RST,CNT);
input CLK,RST;
output [2:0]CNT;
reg [2:0]CNT;
always @(posedge CLK)
if(RST) 
CNT<=3'b000;
else
begin
CNT<=CNT+1'b1;
if(CNT>=3'b101) CNT<=3'b000;
end
endmodule

4.仿真结果：