
Xilinx/FPGA
hemmingway
该家伙很懒。
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[(IBUF driven by I/O terminal ) is unplaced after IO placer?
xilinx原创 2014-10-12 17:58:52 · 5451 阅读 · 0 评论 -
好用的Perl包 Class::Ref
包的链接 https://metacpan.org/pod/Class::Ref网页上介绍是 Class::Ref - Automatic OO wrapping of container references 就是将一个哈希、数组引用到一个 package 中来使用。下面给出一个例子:#!/usr/bin/perluse FindBin qw($RealBin);use lib "$RealB原创 2017-08-05 00:44:00 · 720 阅读 · 0 评论 -
verilog中的综合与不可综合
1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,n转载 2017-08-17 15:18:24 · 1302 阅读 · 0 评论 -
Perl split字符串分割函数用法指南
本文和大家重点讨论一下Perl split函数的用法,Perl中的一个非常有用的函数是Perl split函数-把字符串进行分割并把分割后的结果放入数组中。原创 2017-08-09 20:35:13 · 38813 阅读 · 0 评论 -
Image processing on FPGA using Verilog HDL
This project is aimed to show details how to process an image on FPGA using Verilog from reading a bitmap image (.bmp), processing and writing the processed result to an output bitmap image. The Verilo原创 2017-05-13 18:24:06 · 1831 阅读 · 1 评论 -
认识FPGA触发器的亚稳态
边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求,也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态—亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。亚稳态输出的信号是什么样子的? 对于系统有什么危害? 如果降低亚稳态带来的危害? 这是下面要探讨的问题。原创 2017-04-13 00:19:14 · 1543 阅读 · 0 评论 -
菜鸟做设计必看!有关如何做设计的整体思路,以及能否综合的笔记
对Verilog 初学者比较有用的整理(转自它处)作者: Ian11122840 时间: 2010-9-27 09:04转载 2017-03-18 11:05:49 · 4400 阅读 · 0 评论 -
VCS安装
software: installer v3.1 & scl v11.7 & vcs-mx_vI-2014.03 & ubuntu 14.04 dir:synopsys installer_v3.1 scl_v11.7 scl_v11.7_amd64.tar原创 2015-04-06 02:27:48 · 11438 阅读 · 5 评论 -
32个最热CPLD-FPGA论坛
1. OPENCORES.ORG这里提供非常多,非常好的PLD了内核,8051内核就可以在里面找到。进入后,选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cgi/listOpenCores is转载 2016-04-03 19:31:12 · 1321 阅读 · 0 评论 -
vcs 入门
synopsys vcs 软件是仿真和验证的软件,必须掌握。vcs 即 verilog compile simulator 支持 verilog, systemVerilog, openvera, systemC等语言,同时也有代码覆盖率检测等功能。可以合第三方软件集合使用,例如 Vera , Debussy ,Specman 等等。 在 linux 下调用v转载 2016-02-11 02:36:02 · 21933 阅读 · 1 评论 -
Linux MTD测试程序
/** filename: program.c* description: demo of program FPGA application* date: 2015-10-13* compiler: ARCH=arm CROSS_COMPILE=arm-fsl-linux-gnueabi- make*/#include #include #include #include #原创 2015-10-14 17:58:46 · 1502 阅读 · 0 评论 -
SYNOPSYS VCS常用命令使用详解
VCS对verilog模型进行仿真包括两个步骤:1. 编译verilog文件成为一个可执行的二进制文件命令为:vcs source_files2. 运行该可执行文件:./simv类似于NC, 也有单命令行的方式:vcs source_files -R-R 命令表示, 编译后立即执行。vcs常用的命令选项如下:-cm line|cond转载 2015-10-24 09:09:00 · 56124 阅读 · 0 评论 -
xilinx IP核技术资料
http://china.xilinx.com/support/index.html/content/xilinx/zh/supportNav/ip_documentation.html原创 2014-10-13 13:00:57 · 2359 阅读 · 0 评论 -
开源EDA工具
1.来自kakuyou http://www.icarus.com/eda/verilog/ 开源的verilog 编译器,包含模拟器和基本逻辑综合模块。http://www.geocities.com/SiliconValley/Campus/3216/GTKWave/gtkwave-win32.html windows版的gtk-wave,一个图形波形察看工具http://embedded转载 2017-09-21 10:21:41 · 6159 阅读 · 0 评论