verilog语法笔记 续前

2019-12-19

12.在verilog模块中有三种方法可以生成逻辑电路

-assign语句:

assign cs = (a0&~a1&~a2);//连续赋值, 组合逻辑

-元件的实例调用:

and and_inst(q,a,b);

-always块:

always @(posedge clk or posedge clr)

begin if(clr) q<=0;else if(en)q<=d;end//D触发器

13.并行和顺序逻辑关系的表示

在模块中逻辑功能由下面三个语句块组成:

assign cs = (a0&~a1 & ~a2);//-----1//连续赋值语句

and and_inst(qout,a,b);//-----2实例引用块

always @(posedge clk or posedge clr)//-----3

begin if(clr) q<=0;else if(en) q<=d;end//过程块

<= “非阻塞”

这三条语句是并行的,他们产生独立的逻辑电路

而在always块中:begin与end之间是顺序执行的

14.Verilog模块中的信号

只有两种主要的信号类型:

-寄存器类型:reg

在always块中被赋值的信号,往往代表触发器,但不一定是触发器。

reg用于保存值,组合逻辑带反馈。有“时间沿”,比作“照相”

-连线类型 :wire

用assign关键词指定的组合逻辑的信号或连线,并且assign语句中的信号类型必须是wire

wire用于逻辑关系,组合逻辑不能反馈。比作“照镜子”

“用组合逻辑产生时序”

注意::寄存器(reg)类型不一定是触发器。它只是在always块中赋值的信号。

 

 

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值