芯片验证日志

verilog中repeat的用法

用法一:

repeat(3) @(posedge clk) 

begin

a=a+1

end

后面不带分号，clk上升沿来一次a就加一，重复3次

用法二：

repeat(3) @(posedge clk) ；

begin

a=a+1

end

带分号，表示等待3次clk上升沿后，在执行a加一，只加一次。