hbd1986的专栏

 1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list----没把singal放到process（）中2 Warning: Found pins ing as undefined clocks and/

    我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32 位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和 8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。     在状态机中，一般也要将大的计数器

时钟是整个电路最重要、最特殊的信号系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 建立时间与保持时间    建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数

FIFO数据缓存器：       FIFO (First Input First Output) 一种先进先出的数据缓存器，先进入的数据先从FIFO缓存器中读出，与RAM相比没有外部读写地址线,使用比较简单，但只能顺序写入数据，顺序的读出数据，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 FIFO数据缓存器的作用：       FIFO一般用于不同时钟域之间的数据

异步FIFO结构时间:2009-02-26 来源:作者:Vijay A.Nebhrajani 作者:翻译:Adam Luo 点击：857 字体大小:【大 中 小】 设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。 一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设

（原创）VHDL中的signal和variable探讨 本文通过一个实际的例子来对比signal和variable的不同。HDL代码实现功能：对clk进行计数，当计数值等于4时，输出flag=‘1’；注：使用的综合工具为Synplify Pro V8.11、采用variable的HDL代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IE