Vivado从此开始verilog代码（基础版）

Vivado从此开始第一章verilog代码

提示：下面是以高亚军老师编写的书籍《viavdo从此开始》为模版
很多同学学习的是verilog，所以在此尝试将老师的vhdl代码转化为verilog代码，欢迎大家多多指教，有问题可私聊博主

---

---

前言

《Vivado从此开始》这本书涵盖了Vivado的四大主题：设计流程、时序约束、设计分析和Tcl脚本的使用，结合实例深入浅出地阐述了Vivado的使用方法，精心总结了Vivado在实际工程应用中的一些技巧和注意事项，既包含图形界面操作方式，也包含相应的Tcl命令。

在此将里面的示例代码由vhdl转化为verilog代码，希望更多的小朋友来学习此书。

---

一、viavdo是什么？

“Vivado” 是由赛灵思（Xilinx）公司开发的一款集成式设计套件，主要用于 FPGA（可编程逻辑器件）的设计、仿真、综合和实现。Vivado提供了一个全面的工具集，帮助工程师进行FPGA设计的各个阶段，从项目的创建和RTL设计（硬件描述语言设计）到综合、实现、生成比特流文件以及调试等。

以下是Vivado的一些主要功能和用途：

RTL设计: Vivado支持使用硬件描述语言（如VHDL或Verilog）进行RTL（寄存器传输级）设计。

综合: Vivado可以将RTL代码综合成目标FPGA设备的逻辑门级网表。

实现: Vivado执行布局和布线过程，将综合后的设计映射到目标FPGA器件上，以生成最终的比特流文件。

调试: Vivado提供了强大的调试功能，包括逻辑分析器和硬件调试器，以帮助工程师分析和解决设计问题。

IP集成: Vivado允许集成第三方IP（知识产权）核心以及Xilinx提供的IP核心，以加速设计过程。

仿真: Vivado提供仿真工具，可用于验证设计的功能性和时序正确性。

生成比特流文件: Vivado生成适用于目标FPGA设备的比特流文件，这是将设计加载到FPGA上的最终步骤。

项目管理: Vivado提供项目管理和版本控制功能，以帮助组织和管理设计文件。

二、第一章节——代码转化

1.code1.2

代码如下（示例）：

module ram_dist (
    input wire clk,
    input wire we,
    input wire [AW-1:0] addr,
    input wire [DW-1:0] di