FPGA(PLL，IP核)

        IP（Intellectual Property）,即知识产权。在集成电路设计中，IP指可以重复使用的具有自主知识产权功能的集成电路设计模块。

          在数字电路中，将常用且较复杂的功能模块设计成参数可修改的模块，只需提供完整的用户接口和文档，其他用户可以直接调用的模块，这就是IP核。

        IP核不能跨平台使用，alter用不了xlinx的IP核。且部分IP核是收费的，例如FFT、FIR的IP核

PLL(Phase Locked Loop,锁相环)，PLL是一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。

Quartus   II软件提供了锁相环PLL的IP核，对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。

Quartus创建PLL的IP核：上方菜单栏【Tools】->【MegaWizard Plug-In Manager】->【Create a new custom】->选择【ALTPLL】，选择【Cyclone IV E】，选择【Verilog HDL】，选择路径。

时钟反馈模式：1、源同步模式：一般用于外设同时输出数据和时钟的情况下，其可以保障数据和时钟到达锁相环前后的相位保持一致

                        2、无补偿模式

                        3、标准模式（nomal mode）

                        4、零延迟缓冲模式

        （一般选择标准模式即可）

PLL一般是高电平复位的，低电平处于正常工作的状态，而复位按键是低电平复位的，因此在例化PLL的IP核时要将其取反：         

.areset ( ~sys_rst_n )

使用锁相环时要添加时序约束，因为锁相环所输出的时钟需要给其他模块作为驱动时钟使用，因此软件在在对各个模块进行布局布线时需要知道各个模块的输入时钟频率是多少。

创建时序约束：【Tools】->【Time Quest Timing Analyzer】->上方菜单栏【Netlist】->【Ceate Timing Netlist】创建一个新的时序网表->选择【Post-map】，点击【ok】->上方菜单栏【Constraints】->【create clock】